TimeQuest Timing Analyzer report for keyscan
Fri May 04 16:37:51 2012
Quartus II Version 11.0 Build 157 04/27/2011 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow 1200mV 85C Model Fmax Summary
  6. Slow 1200mV 85C Model Setup Summary
  7. Slow 1200mV 85C Model Hold Summary
  8. Slow 1200mV 85C Model Recovery Summary
  9. Slow 1200mV 85C Model Removal Summary
 10. Slow 1200mV 85C Model Minimum Pulse Width Summary
 11. Slow 1200mV 85C Model Setup: 'clk_500khz'
 12. Slow 1200mV 85C Model Setup: 'clk'
 13. Slow 1200mV 85C Model Setup: 'col_reg[0]'
 14. Slow 1200mV 85C Model Hold: 'col_reg[0]'
 15. Slow 1200mV 85C Model Hold: 'clk'
 16. Slow 1200mV 85C Model Hold: 'clk_500khz'
 17. Slow 1200mV 85C Model Minimum Pulse Width: 'clk'
 18. Slow 1200mV 85C Model Minimum Pulse Width: 'clk_500khz'
 19. Slow 1200mV 85C Model Minimum Pulse Width: 'col_reg[0]'
 20. Setup Times
 21. Hold Times
 22. Clock to Output Times
 23. Minimum Clock to Output Times
 24. Slow 1200mV 85C Model Metastability Report
 25. Slow 1200mV 0C Model Fmax Summary
 26. Slow 1200mV 0C Model Setup Summary
 27. Slow 1200mV 0C Model Hold Summary
 28. Slow 1200mV 0C Model Recovery Summary
 29. Slow 1200mV 0C Model Removal Summary
 30. Slow 1200mV 0C Model Minimum Pulse Width Summary
 31. Slow 1200mV 0C Model Setup: 'clk_500khz'
 32. Slow 1200mV 0C Model Setup: 'col_reg[0]'
 33. Slow 1200mV 0C Model Setup: 'clk'
 34. Slow 1200mV 0C Model Hold: 'col_reg[0]'
 35. Slow 1200mV 0C Model Hold: 'clk'
 36. Slow 1200mV 0C Model Hold: 'clk_500khz'
 37. Slow 1200mV 0C Model Minimum Pulse Width: 'clk'
 38. Slow 1200mV 0C Model Minimum Pulse Width: 'clk_500khz'
 39. Slow 1200mV 0C Model Minimum Pulse Width: 'col_reg[0]'
 40. Setup Times
 41. Hold Times
 42. Clock to Output Times
 43. Minimum Clock to Output Times
 44. Slow 1200mV 0C Model Metastability Report
 45. Fast 1200mV 0C Model Setup Summary
 46. Fast 1200mV 0C Model Hold Summary
 47. Fast 1200mV 0C Model Recovery Summary
 48. Fast 1200mV 0C Model Removal Summary
 49. Fast 1200mV 0C Model Minimum Pulse Width Summary
 50. Fast 1200mV 0C Model Setup: 'clk_500khz'
 51. Fast 1200mV 0C Model Setup: 'clk'
 52. Fast 1200mV 0C Model Setup: 'col_reg[0]'
 53. Fast 1200mV 0C Model Hold: 'col_reg[0]'
 54. Fast 1200mV 0C Model Hold: 'clk'
 55. Fast 1200mV 0C Model Hold: 'clk_500khz'
 56. Fast 1200mV 0C Model Minimum Pulse Width: 'clk'
 57. Fast 1200mV 0C Model Minimum Pulse Width: 'clk_500khz'
 58. Fast 1200mV 0C Model Minimum Pulse Width: 'col_reg[0]'
 59. Setup Times
 60. Hold Times
 61. Clock to Output Times
 62. Minimum Clock to Output Times
 63. Fast 1200mV 0C Model Metastability Report
 64. Multicorner Timing Analysis Summary
 65. Setup Times
 66. Hold Times
 67. Clock to Output Times
 68. Minimum Clock to Output Times
 69. Board Trace Model Assignments
 70. Input Transition Times
 71. Slow Corner Signal Integrity Metrics
 72. Fast Corner Signal Integrity Metrics
 73. Setup Transfers
 74. Hold Transfers
 75. Report TCCS
 76. Report RSKM
 77. Unconstrained Paths
 78. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
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functions, and any output files from any of the foregoing 
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; TimeQuest Timing Analyzer Summary                                      ;
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; Quartus II Version ; Version 11.0 Build 157 04/27/2011 SJ Full Version ;
; Revision Name      ; keyscan                                           ;
; Device Family      ; Cyclone III                                       ;
; Device Name        ; EP3C16Q240C8                                      ;
; Timing Models      ; Final                                             ;
; Delay Model        ; Combined                                          ;
; Rise/Fall Delays   ; Enabled                                           ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 2           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     1 processor            ; 100.0%      ;
;     2 processors           ; < 0.1%      ;
+----------------------------+-------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                 ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------------+
; Clock Name ; Type ; Period ; Frequency  ; Rise  ; Fall  ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets        ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------------+
; clk        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { clk }        ;
; clk_500khz ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { clk_500khz } ;
; col_reg[0] ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { col_reg[0] } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------------+


+-----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary                                                                        ;
+------------+-----------------+------------+---------------------------------------------------------------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note                                                          ;
+------------+-----------------+------------+---------------------------------------------------------------+
; 238.21 MHz ; 238.21 MHz      ; clk_500khz ;                                                               ;
; 367.51 MHz ; 250.0 MHz       ; clk        ; limit due to minimum period restriction (max I/O toggle rate) ;
; 840.34 MHz ; 208.07 MHz      ; col_reg[0] ; limit due to hold check                                       ;
+------------+-----------------+------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-------------------------------------+
; Slow 1200mV 85C Model Setup Summary ;
+------------+--------+---------------+
; Clock      ; Slack  ; End Point TNS ;
+------------+--------+---------------+
; clk_500khz ; -3.198 ; -31.520       ;
; clk        ; -1.721 ; -11.995       ;
; col_reg[0] ; -1.319 ; -3.000        ;
+------------+--------+---------------+


+-------------------------------------+
; Slow 1200mV 85C Model Hold Summary  ;
+------------+--------+---------------+
; Clock      ; Slack  ; End Point TNS ;
+------------+--------+---------------+
; col_reg[0] ; -2.533 ; -8.874        ;
; clk        ; 0.099  ; 0.000         ;
; clk_500khz ; 0.454  ; 0.000         ;
+------------+--------+---------------+


------------------------------------------
; Slow 1200mV 85C Model Recovery Summary ;
------------------------------------------
No paths to report.


-----------------------------------------
; Slow 1200mV 85C Model Removal Summary ;
-----------------------------------------
No paths to report.


+---------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
+------------+--------+-----------------------------+
; Clock      ; Slack  ; End Point TNS               ;
+------------+--------+-----------------------------+
; clk        ; -3.000 ; -13.409                     ;
; clk_500khz ; -1.487 ; -28.253                     ;
; col_reg[0] ; 0.181  ; 0.000                       ;
+------------+--------+-----------------------------+


+----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'clk_500khz'                                                                ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node     ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; -3.198 ; state.101   ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -2.399     ; 1.800      ;
; -2.635 ; state.101   ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.635 ; state.101   ; row_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.635 ; state.101   ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.635 ; state.101   ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.635 ; state.101   ; row_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.635 ; state.101   ; row_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.635 ; state.101   ; row_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.278     ; 2.358      ;
; -2.505 ; col[2]~reg0 ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.277     ; 2.229      ;
; -2.482 ; state.000   ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -2.399     ; 1.084      ;
; -1.815 ; col[1]~reg0 ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.277     ; 1.539      ;
; -1.644 ; state.001   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.565      ;
; -1.641 ; col[3]~reg0 ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.277     ; 1.365      ;
; -1.564 ; state.010   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 2.499      ;
; -1.502 ; state.101   ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.094     ; 2.409      ;
; -1.435 ; state.001   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.356      ;
; -1.434 ; state.101   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 2.354      ;
; -1.329 ; state.100   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 2.249      ;
; -1.279 ; state.010   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 2.214      ;
; -1.258 ; state.100   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 2.178      ;
; -1.249 ; state.011   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 2.184      ;
; -1.224 ; state.100   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 2.144      ;
; -1.214 ; state.011   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 2.149      ;
; -1.212 ; state.011   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 2.147      ;
; -1.136 ; state.010   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 2.071      ;
; -1.133 ; col[1]~reg0 ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.054      ;
; -1.132 ; col[0]~reg0 ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.053      ;
; -1.124 ; col[3]~reg0 ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.045      ;
; -1.098 ; state.101   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 2.018      ;
; -1.096 ; col[2]~reg0 ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.017      ;
; -1.087 ; state.001   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 2.008      ;
; -1.051 ; state.011   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 1.986      ;
; -0.981 ; state.101   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.901      ;
; -0.962 ; state.100   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.882      ;
; -0.955 ; state.000   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.875      ;
; -0.954 ; state.000   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.874      ;
; -0.954 ; state.000   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.874      ;
; -0.939 ; state.101   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.859      ;
; -0.933 ; state.010   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.066     ; 1.868      ;
; -0.838 ; state.010   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.065     ; 1.774      ;
; -0.670 ; state.001   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.079     ; 1.592      ;
; -0.576 ; state.001   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 1.497      ;
; -0.530 ; state.001   ; state.010   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.093     ; 1.438      ;
; -0.441 ; state.011   ; state.100   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.065     ; 1.377      ;
; -0.439 ; state.011   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.065     ; 1.375      ;
; -0.313 ; state.000   ; state.101   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.080     ; 1.234      ;
; -0.210 ; col[0]~reg0 ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.093     ; 1.118      ;
; -0.176 ; state.000   ; state.001   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.081     ; 1.096      ;
; 0.014  ; state.010   ; state.011   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.079     ; 0.908      ;
; 0.112  ; key_flag    ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.067     ; 0.822      ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'clk'                                                                     ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node    ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; -1.721 ; count[1]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.642      ;
; -1.721 ; count[1]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.642      ;
; -1.721 ; count[1]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.642      ;
; -1.721 ; count[1]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.642      ;
; -1.721 ; count[1]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.642      ;
; -1.721 ; count[1]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.642      ;
; -1.669 ; count[1]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.080     ; 2.590      ;
; -1.524 ; count[2]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.445      ;
; -1.524 ; count[2]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.445      ;
; -1.524 ; count[2]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.445      ;
; -1.524 ; count[2]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.445      ;
; -1.524 ; count[2]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.445      ;
; -1.524 ; count[2]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.445      ;
; -1.497 ; count[2]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.080     ; 2.418      ;
; -1.340 ; count[4]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.261      ;
; -1.340 ; count[4]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.261      ;
; -1.340 ; count[4]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.261      ;
; -1.340 ; count[4]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.261      ;
; -1.340 ; count[4]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.261      ;
; -1.340 ; count[4]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.261      ;
; -1.313 ; count[4]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.080     ; 2.234      ;
; -1.206 ; count[3]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.127      ;
; -1.206 ; count[3]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.127      ;
; -1.206 ; count[3]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.127      ;
; -1.206 ; count[3]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.127      ;
; -1.206 ; count[3]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.127      ;
; -1.206 ; count[3]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.127      ;
; -1.200 ; count[0]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.121      ;
; -1.179 ; count[3]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.080     ; 2.100      ;
; -1.170 ; count[5]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.091      ;
; -1.170 ; count[5]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.091      ;
; -1.170 ; count[5]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.091      ;
; -1.170 ; count[5]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.091      ;
; -1.170 ; count[5]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.091      ;
; -1.170 ; count[5]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 2.091      ;
; -1.117 ; count[5]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.080     ; 2.038      ;
; -1.070 ; count[0]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.080     ; 1.991      ;
; -1.054 ; count[0]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.080     ; 1.975      ;
; -0.924 ; count[0]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.080     ; 1.845      ;
; -0.908 ; count[0]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.080     ; 1.829      ;
; -0.339 ; count[0]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 1.260      ;
; 0.012  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 0.500        ; 2.932      ; 3.672      ;
; 0.342  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 1.000        ; 2.932      ; 3.842      ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'col_reg[0]'                                                                ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node      ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; -1.319 ; col_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 3.956      ;
; -1.248 ; col_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 3.885      ;
; -1.041 ; row_reg[0] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 3.678      ;
; -0.964 ; row_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 3.679      ;
; -0.632 ; row_reg[0] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 3.347      ;
; -0.577 ; row_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 3.292      ;
; -0.508 ; col_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 3.006      ;
; -0.442 ; col_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 2.940      ;
; -0.437 ; row_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 3.152      ;
; -0.334 ; row_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 2.832      ;
; -0.301 ; col_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 2.938      ;
; -0.282 ; row_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 2.780      ;
; -0.280 ; row_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 2.778      ;
; -0.249 ; row_reg[0] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 2.747      ;
; -0.219 ; col_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.401      ; 2.717      ;
; -0.209 ; row_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 3.302      ;
; -0.202 ; row_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 2.839      ;
; -0.149 ; row_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 2.786      ;
; -0.147 ; row_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.464      ; 2.784      ;
; -0.133 ; col_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 2.848      ;
; -0.095 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.860      ; 5.389      ;
; -0.093 ; col_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 2.808      ;
; 0.093  ; row_reg[0] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 3.000      ;
; 0.180  ; row_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 2.913      ;
; 0.212  ; col_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 2.881      ;
; 0.276  ; col_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 2.817      ;
; 0.281  ; col_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.211      ; 2.434      ;
; 0.294  ; row_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 2.799      ;
; 0.426  ; col_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 3.399      ; 2.667      ;
; 0.685  ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.860      ; 5.109      ;
; 0.817  ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.797      ; 4.338      ;
; 0.966  ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.607      ; 4.406      ;
; 1.418  ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.795      ; 4.332      ;
; 1.458  ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.797      ; 4.197      ;
; 1.619  ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.607      ; 4.253      ;
; 2.154  ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.795      ; 4.096      ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'col_reg[0]'                                                                 ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node      ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; -2.533 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 6.040      ; 3.768      ;
; -2.426 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 6.038      ; 3.873      ;
; -2.011 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 5.842      ; 4.092      ;
; -1.904 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 6.131      ; 4.488      ;
; -1.903 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 6.040      ; 3.918      ;
; -1.713 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 6.038      ; 4.106      ;
; -1.383 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 5.842      ; 4.240      ;
; -1.274 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 6.131      ; 4.638      ;
; -0.896 ; row_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 2.477      ;
; -0.884 ; row_reg[0] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.398      ;
; -0.880 ; col_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.402      ;
; -0.847 ; row_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 2.526      ;
; -0.843 ; row_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 2.530      ;
; -0.823 ; col_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 2.261      ;
; -0.823 ; col_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 2.550      ;
; -0.819 ; col_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 2.461      ;
; -0.812 ; row_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.470      ;
; -0.765 ; row_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.517      ;
; -0.755 ; col_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 2.525      ;
; -0.740 ; col_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 2.540      ;
; -0.709 ; row_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.573      ;
; -0.699 ; row_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 2.581      ;
; -0.676 ; col_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.606      ;
; -0.628 ; col_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.762      ; 2.654      ;
; -0.601 ; row_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 2.679      ;
; -0.556 ; row_reg[0] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 2.724      ;
; -0.514 ; col_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 2.570      ;
; -0.459 ; col_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 2.625      ;
; -0.270 ; row_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.760      ; 3.010      ;
; -0.191 ; row_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 2.893      ;
; -0.172 ; row_reg[0] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 3.201      ;
; -0.093 ; row_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 2.991      ;
; -0.047 ; col_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 3.326      ;
; -0.038 ; row_reg[0] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 3.046      ;
; 0.000  ; col_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.853      ; 3.373      ;
; 0.238  ; row_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.564      ; 3.322      ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'clk'                                                                     ;
+-------+------------+------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node  ; To Node    ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------+------------+--------------+-------------+--------------+------------+------------+
; 0.099 ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 0.000        ; 3.037      ; 3.639      ;
; 0.465 ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; -0.500       ; 3.037      ; 3.505      ;
; 0.500 ; count[5]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.080      ; 0.792      ;
; 0.748 ; count[4]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.040      ;
; 0.749 ; count[3]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.041      ;
; 0.750 ; count[2]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.042      ;
; 0.765 ; count[1]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.057      ;
; 0.765 ; count[0]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.057      ;
; 1.103 ; count[3]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.395      ;
; 1.103 ; count[0]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.395      ;
; 1.109 ; count[4]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.401      ;
; 1.111 ; count[2]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.403      ;
; 1.112 ; count[0]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.404      ;
; 1.119 ; count[1]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.411      ;
; 1.120 ; count[2]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.412      ;
; 1.234 ; count[3]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.526      ;
; 1.243 ; count[0]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.535      ;
; 1.250 ; count[1]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.542      ;
; 1.251 ; count[2]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.543      ;
; 1.252 ; count[0]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.544      ;
; 1.259 ; count[1]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.551      ;
; 1.383 ; count[0]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.675      ;
; 1.390 ; count[1]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.682      ;
; 1.549 ; count[5]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.080      ; 1.841      ;
; 1.595 ; count[3]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.080      ; 1.887      ;
; 1.613 ; count[5]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.905      ;
; 1.613 ; count[5]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.905      ;
; 1.613 ; count[5]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.905      ;
; 1.613 ; count[5]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.905      ;
; 1.613 ; count[5]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.080      ; 1.905      ;
; 1.715 ; count[3]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.007      ;
; 1.715 ; count[3]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.007      ;
; 1.715 ; count[3]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.007      ;
; 1.735 ; count[4]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.080      ; 2.027      ;
; 1.855 ; count[4]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.147      ;
; 1.855 ; count[4]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.147      ;
; 1.855 ; count[4]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.147      ;
; 1.855 ; count[4]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.147      ;
; 1.928 ; count[2]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.080      ; 2.220      ;
; 2.048 ; count[2]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.340      ;
; 2.048 ; count[2]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.340      ;
; 2.135 ; count[1]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.080      ; 2.427      ;
; 2.232 ; count[1]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.080      ; 2.524      ;
+-------+------------+------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'clk_500khz'                                                                ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node   ; To Node     ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; 0.454 ; col[0]~reg0 ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; col[1]~reg0 ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; col[2]~reg0 ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; col[3]~reg0 ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 0.746      ;
; 0.467 ; key_flag    ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.067      ; 0.746      ;
; 0.528 ; state.010   ; state.011   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 0.819      ;
; 0.725 ; state.000   ; state.001   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.016      ;
; 0.777 ; col[0]~reg0 ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.066      ; 1.055      ;
; 0.850 ; state.000   ; state.101   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 1.142      ;
; 0.973 ; state.011   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.094      ; 1.279      ;
; 0.974 ; state.011   ; state.100   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.094      ; 1.280      ;
; 1.034 ; state.001   ; state.010   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.066      ; 1.312      ;
; 1.116 ; state.001   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 1.408      ;
; 1.206 ; state.001   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.081      ; 1.499      ;
; 1.368 ; state.010   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.094      ; 1.674      ;
; 1.371 ; state.101   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.662      ;
; 1.410 ; state.101   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.701      ;
; 1.411 ; state.100   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.702      ;
; 1.412 ; state.000   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.703      ;
; 1.412 ; state.000   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.703      ;
; 1.413 ; state.000   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.704      ;
; 1.455 ; state.010   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 1.760      ;
; 1.495 ; state.011   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 1.800      ;
; 1.577 ; state.010   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 1.882      ;
; 1.578 ; state.101   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.869      ;
; 1.589 ; state.001   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 1.881      ;
; 1.625 ; state.011   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 1.930      ;
; 1.626 ; state.011   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 1.931      ;
; 1.648 ; state.100   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.939      ;
; 1.678 ; state.100   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 1.969      ;
; 1.694 ; state.010   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 1.999      ;
; 1.705 ; state.011   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 2.010      ;
; 1.710 ; state.100   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 2.001      ;
; 1.848 ; state.101   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.079      ; 2.139      ;
; 1.874 ; state.001   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 2.166      ;
; 1.940 ; state.010   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.093      ; 2.245      ;
; 2.019 ; state.001   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.080      ; 2.311      ;
; 2.085 ; col[3]~reg0 ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.994     ; 1.303      ;
; 2.137 ; state.101   ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.065      ; 2.414      ;
; 2.222 ; col[1]~reg0 ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.994     ; 1.440      ;
; 2.791 ; col[2]~reg0 ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.994     ; 2.009      ;
; 2.975 ; state.000   ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; -2.163     ; 1.024      ;
; 3.146 ; state.101   ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.146 ; state.101   ; row_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.146 ; state.101   ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.146 ; state.101   ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.146 ; state.101   ; row_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.146 ; state.101   ; row_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.146 ; state.101   ; row_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.995     ; 2.363      ;
; 3.533 ; state.101   ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; -2.163     ; 1.582      ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'clk'                                                           ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate        ; clk   ; Rise       ; clk                       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; clk_500khz                ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[4]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[5]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; clk_500khz                ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; count[0]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; count[1]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; count[2]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; count[3]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; count[4]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; count[5]                  ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; clk_500khz                ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; count[0]                  ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; count[1]                  ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; count[2]                  ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; count[3]                  ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; count[4]                  ;
; 0.330  ; 0.550        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; count[5]                  ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|o               ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk_500khz|clk            ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[0]|clk              ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[1]|clk              ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[2]|clk              ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[3]|clk              ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[4]|clk              ;
; 0.401  ; 0.401        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[5]|clk              ;
; 0.402  ; 0.402        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.402  ; 0.402        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|i               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|i               ;
; 0.598  ; 0.598        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.598  ; 0.598        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk_500khz|clk            ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[0]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[1]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[2]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[3]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[4]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[5]|clk              ;
; 0.609  ; 0.609        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|o               ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'clk_500khz'                                                           ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock      ; Clock Edge ; Target                      ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; key_flag                    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.000                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.001                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.010                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.011                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.100                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.101                   ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[1]                  ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[2]                  ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[3]                  ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[0]                  ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[1]                  ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[2]                  ;
; 0.130  ; 0.350        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[3]                  ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; state.000                   ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; state.001                   ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; state.100                   ;
; 0.135  ; 0.355        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; state.101                   ;
; 0.136  ; 0.356        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[0]                  ;
; 0.136  ; 0.356        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; state.010                   ;
; 0.136  ; 0.356        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; state.011                   ;
; 0.247  ; 0.467        ; 0.220          ; High Pulse Width ; clk_500khz ; Rise       ; key_flag                    ;
; 0.345  ; 0.533        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; key_flag                    ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz~clkctrl|inclk[0] ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz~clkctrl|outclk   ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[1]|clk              ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[2]|clk              ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[3]|clk              ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[0]|clk              ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[1]|clk              ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[2]|clk              ;
; 0.399  ; 0.399        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[3]|clk              ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[0]~reg0|clk             ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[1]~reg0|clk             ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[2]~reg0|clk             ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[3]~reg0|clk             ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.000|clk               ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.001|clk               ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.100|clk               ;
; 0.404  ; 0.404        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.101|clk               ;
; 0.405  ; 0.405        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[0]|clk              ;
; 0.405  ; 0.405        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.010|clk               ;
; 0.405  ; 0.405        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.011|clk               ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[0]                  ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.001                   ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.010                   ;
; 0.451  ; 0.639        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.011                   ;
; 0.452  ; 0.640        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.000                   ;
; 0.452  ; 0.640        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.100                   ;
; 0.452  ; 0.640        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.101                   ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[1]                  ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[2]                  ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[3]                  ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[0]                  ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[1]                  ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[2]                  ;
; 0.457  ; 0.645        ; 0.188          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[3]                  ;
; 0.484  ; 0.484        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; key_flag|clk                ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz|q                ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz|q                ;
; 0.515  ; 0.515        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; key_flag|clk                ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[0]~reg0|clk             ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[1]~reg0|clk             ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[2]~reg0|clk             ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[3]~reg0|clk             ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[0]|clk              ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.001|clk               ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.010|clk               ;
; 0.591  ; 0.591        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.011|clk               ;
; 0.592  ; 0.592        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.000|clk               ;
; 0.592  ; 0.592        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.100|clk               ;
; 0.592  ; 0.592        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.101|clk               ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz~clkctrl|inclk[0] ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz~clkctrl|outclk   ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[1]|clk              ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[2]|clk              ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[3]|clk              ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[0]|clk              ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[1]|clk              ;
; 0.597  ; 0.597        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[2]|clk              ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+


+---------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'col_reg[0]'                                                             ;
+-------+--------------+----------------+------------------+------------+------------+--------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock      ; Clock Edge ; Target                         ;
+-------+--------------+----------------+------------------+------------+------------+--------------------------------+
; 0.181 ; 0.181        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[2]                   ;
; 0.198 ; 0.198        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[3]                   ;
; 0.202 ; 0.202        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[0]                   ;
; 0.210 ; 0.210        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]|datac             ;
; 0.210 ; 0.210        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[3]|datac             ;
; 0.211 ; 0.211        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[1]                   ;
; 0.219 ; 0.219        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[2]|datad             ;
; 0.222 ; 0.222        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[1]|datab             ;
; 0.233 ; 0.233        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|inclk[0] ;
; 0.233 ; 0.233        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|outclk   ;
; 0.354 ; 0.354        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2|combout         ;
; 0.392 ; 0.392        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2|datad           ;
; 0.418 ; 0.418        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~1|combout         ;
; 0.429 ; 0.429        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~1|datac           ;
; 0.500 ; 0.500        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; col_reg[0]|q                   ;
; 0.500 ; 0.500        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; col_reg[0]|q                   ;
; 0.568 ; 0.568        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~1|datac           ;
; 0.577 ; 0.577        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~1|combout         ;
; 0.601 ; 0.601        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2|datad           ;
; 0.638 ; 0.638        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2|combout         ;
; 0.754 ; 0.754        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|inclk[0] ;
; 0.754 ; 0.754        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|outclk   ;
; 0.765 ; 0.765        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[1]|datab             ;
; 0.767 ; 0.767        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[2]|datad             ;
; 0.776 ; 0.776        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]|datac             ;
; 0.776 ; 0.776        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[3]|datac             ;
; 0.780 ; 0.780        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[1]                   ;
; 0.784 ; 0.784        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[0]                   ;
; 0.788 ; 0.788        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[3]                   ;
; 0.804 ; 0.804        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[2]                   ;
+-------+--------------+----------------+------------------+------------+------------+--------------------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; reset     ; clk_500khz ; 6.205 ; 6.337 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; 5.824 ; 6.142 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; 5.370 ; 5.719 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; 5.824 ; 6.142 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; 5.755 ; 6.052 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; 5.737 ; 5.955 ; Rise       ; clk_500khz      ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; reset     ; clk_500khz ; -4.635 ; -4.740 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; -1.560 ; -1.871 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; -1.560 ; -1.871 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; -1.996 ; -2.279 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; -1.930 ; -2.193 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; -1.919 ; -2.101 ; Rise       ; clk_500khz      ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 8.257 ; 7.965 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 8.257 ; 7.965 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 7.938 ; 7.661 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 7.963 ; 7.595 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 7.626 ; 7.352 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 9.854 ; 9.541 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 9.854 ; 9.541 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 9.540 ; 9.268 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 9.304 ; 9.017 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 9.270 ; 9.035 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 7.405 ; 7.136 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 8.018 ; 7.731 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 7.713 ; 7.439 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 7.730 ; 7.370 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 7.405 ; 7.136 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 8.995 ; 8.744 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 9.555 ; 9.248 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 9.229 ; 8.961 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 9.027 ; 8.744 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 8.995 ; 8.762 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


----------------------------------------------
; Slow 1200mV 85C Model Metastability Report ;
----------------------------------------------
No synchronizer chains to report.


+-----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Fmax Summary                                                                         ;
+------------+-----------------+------------+---------------------------------------------------------------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note                                                          ;
+------------+-----------------+------------+---------------------------------------------------------------+
; 255.82 MHz ; 255.82 MHz      ; clk_500khz ;                                                               ;
; 392.31 MHz ; 250.0 MHz       ; clk        ; limit due to minimum period restriction (max I/O toggle rate) ;
; 522.47 MHz ; 248.88 MHz      ; col_reg[0] ; limit due to hold check                                       ;
+------------+-----------------+------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-------------------------------------+
; Slow 1200mV 0C Model Setup Summary  ;
+------------+--------+---------------+
; Clock      ; Slack  ; End Point TNS ;
+------------+--------+---------------+
; clk_500khz ; -2.909 ; -28.036       ;
; col_reg[0] ; -1.580 ; -4.042        ;
; clk        ; -1.549 ; -10.808       ;
+------------+--------+---------------+


+-------------------------------------+
; Slow 1200mV 0C Model Hold Summary   ;
+------------+--------+---------------+
; Clock      ; Slack  ; End Point TNS ;
+------------+--------+---------------+
; col_reg[0] ; -2.269 ; -7.906        ;
; clk        ; 0.134  ; 0.000         ;
; clk_500khz ; 0.403  ; 0.000         ;
+------------+--------+---------------+


-----------------------------------------
; Slow 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Slow 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
+------------+--------+----------------------------+
; Clock      ; Slack  ; End Point TNS              ;
+------------+--------+----------------------------+
; clk        ; -3.000 ; -13.409                    ;
; clk_500khz ; -1.487 ; -28.253                    ;
; col_reg[0] ; -0.090 ; -0.478                     ;
+------------+--------+----------------------------+


+----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'clk_500khz'                                                                 ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node     ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; -2.909 ; state.101   ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -2.201     ; 1.710      ;
; -2.351 ; state.101   ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.351 ; state.101   ; row_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.351 ; state.101   ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.351 ; state.101   ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.351 ; state.101   ; row_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.351 ; state.101   ; row_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.351 ; state.101   ; row_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.234      ;
; -2.252 ; col[2]~reg0 ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 2.135      ;
; -2.227 ; state.000   ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -2.201     ; 1.028      ;
; -1.573 ; col[1]~reg0 ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 1.456      ;
; -1.468 ; state.001   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 2.399      ;
; -1.405 ; state.010   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 2.349      ;
; -1.375 ; col[3]~reg0 ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.119     ; 1.258      ;
; -1.365 ; state.101   ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.083     ; 2.284      ;
; -1.301 ; state.001   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 2.232      ;
; -1.300 ; state.101   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 2.231      ;
; -1.170 ; state.010   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 2.114      ;
; -1.155 ; state.100   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 2.086      ;
; -1.126 ; state.100   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 2.057      ;
; -1.119 ; state.100   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 2.050      ;
; -1.103 ; state.011   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 2.047      ;
; -1.096 ; state.011   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 2.040      ;
; -1.093 ; state.011   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 2.037      ;
; -1.060 ; state.010   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 2.004      ;
; -0.988 ; state.101   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.919      ;
; -0.972 ; state.011   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 1.916      ;
; -0.960 ; state.001   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.891      ;
; -0.923 ; col[1]~reg0 ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.854      ;
; -0.920 ; col[0]~reg0 ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.851      ;
; -0.914 ; col[3]~reg0 ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.845      ;
; -0.889 ; col[2]~reg0 ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.820      ;
; -0.842 ; state.100   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.773      ;
; -0.832 ; state.101   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.763      ;
; -0.827 ; state.010   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.058     ; 1.771      ;
; -0.802 ; state.000   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.733      ;
; -0.802 ; state.000   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.733      ;
; -0.802 ; state.000   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.733      ;
; -0.789 ; state.101   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.720      ;
; -0.727 ; state.010   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.057     ; 1.672      ;
; -0.583 ; state.001   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.070     ; 1.515      ;
; -0.484 ; state.001   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.415      ;
; -0.449 ; state.001   ; state.010   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.083     ; 1.368      ;
; -0.377 ; state.011   ; state.100   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.057     ; 1.322      ;
; -0.376 ; state.011   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.057     ; 1.321      ;
; -0.195 ; state.000   ; state.101   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.070     ; 1.127      ;
; -0.120 ; col[0]~reg0 ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.083     ; 1.039      ;
; -0.083 ; state.000   ; state.001   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.071     ; 1.014      ;
; 0.114  ; state.010   ; state.011   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.070     ; 0.818      ;
; 0.196  ; key_flag    ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.061     ; 0.745      ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'col_reg[0]'                                                                 ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node      ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; -1.580 ; col_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 3.785      ;
; -1.526 ; col_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 3.731      ;
; -1.290 ; row_reg[0] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 3.495      ;
; -1.197 ; row_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 3.507      ;
; -0.852 ; row_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 3.162      ;
; -0.851 ; row_reg[0] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 3.161      ;
; -0.794 ; col_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.867      ;
; -0.692 ; row_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 3.002      ;
; -0.677 ; col_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.750      ;
; -0.654 ; row_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.727      ;
; -0.591 ; col_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 2.796      ;
; -0.585 ; row_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.658      ;
; -0.575 ; row_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.648      ;
; -0.533 ; row_reg[0] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.606      ;
; -0.528 ; row_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 2.733      ;
; -0.471 ; row_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 3.127      ;
; -0.460 ; row_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 2.665      ;
; -0.457 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.231      ; 5.173      ;
; -0.452 ; row_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.960      ; 2.657      ;
; -0.441 ; col_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.908      ; 2.514      ;
; -0.414 ; col_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 2.724      ;
; -0.334 ; col_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 2.644      ;
; -0.126 ; row_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 2.782      ;
; -0.125 ; row_reg[0] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 2.781      ;
; -0.022 ; col_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.729      ; 2.332      ;
; 0.034  ; row_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 2.622      ;
; 0.067  ; col_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 2.589      ;
; 0.090  ; col_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 2.566      ;
; 0.155  ; col_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 2.905      ; 2.501      ;
; 0.446  ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.179      ; 4.138      ;
; 0.565  ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.231      ; 4.651      ;
; 0.729  ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.000      ; 4.092      ;
; 1.048  ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 5.176      ; 4.119      ;
; 1.308  ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.179      ; 3.776      ;
; 1.480  ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.000      ; 3.841      ;
; 1.995  ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 5.176      ; 3.672      ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'clk'                                                                      ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node    ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; -1.549 ; count[1]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.480      ;
; -1.549 ; count[1]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.480      ;
; -1.549 ; count[1]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.480      ;
; -1.549 ; count[1]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.480      ;
; -1.549 ; count[1]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.480      ;
; -1.549 ; count[1]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.480      ;
; -1.514 ; count[1]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.071     ; 2.445      ;
; -1.328 ; count[2]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.259      ;
; -1.328 ; count[2]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.259      ;
; -1.328 ; count[2]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.259      ;
; -1.328 ; count[2]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.259      ;
; -1.328 ; count[2]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.259      ;
; -1.328 ; count[2]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.259      ;
; -1.319 ; count[2]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.071     ; 2.250      ;
; -1.164 ; count[4]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.071     ; 2.095      ;
; -1.161 ; count[4]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.161 ; count[4]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.161 ; count[4]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.161 ; count[4]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.161 ; count[4]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.161 ; count[4]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.037 ; count[3]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.071     ; 1.968      ;
; -1.034 ; count[3]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.965      ;
; -1.034 ; count[3]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.965      ;
; -1.034 ; count[3]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.965      ;
; -1.034 ; count[3]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.965      ;
; -1.034 ; count[3]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.965      ;
; -1.034 ; count[3]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.965      ;
; -0.991 ; count[0]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.922      ;
; -0.983 ; count[5]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.914      ;
; -0.983 ; count[5]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.914      ;
; -0.983 ; count[5]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.914      ;
; -0.983 ; count[5]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.914      ;
; -0.983 ; count[5]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.914      ;
; -0.983 ; count[5]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.914      ;
; -0.958 ; count[5]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.071     ; 1.889      ;
; -0.865 ; count[0]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.796      ;
; -0.854 ; count[0]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.785      ;
; -0.739 ; count[0]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.670      ;
; -0.728 ; count[0]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.659      ;
; -0.208 ; count[0]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.071     ; 1.139      ;
; 0.062  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 0.500        ; 2.718      ; 3.388      ;
; 0.289  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 1.000        ; 2.718      ; 3.661      ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'col_reg[0]'                                                                  ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node      ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; -2.269 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 5.396      ; 3.367      ;
; -2.165 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 5.394      ; 3.469      ;
; -1.753 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 5.211      ; 3.698      ;
; -1.719 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 5.472      ; 3.993      ;
; -1.509 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 5.396      ; 3.647      ;
; -1.253 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 5.394      ; 3.901      ;
; -1.031 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 5.211      ; 3.940      ;
; -0.959 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 5.472      ; 4.273      ;
; -0.607 ; col_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.149      ;
; -0.604 ; row_reg[0] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.152      ;
; -0.596 ; row_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.236      ;
; -0.580 ; row_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.252      ;
; -0.567 ; col_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.265      ;
; -0.544 ; col_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.027      ;
; -0.541 ; row_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.291      ;
; -0.531 ; col_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.223      ;
; -0.527 ; row_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.229      ;
; -0.473 ; row_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.283      ;
; -0.469 ; col_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.285      ;
; -0.463 ; row_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.293      ;
; -0.424 ; col_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.330      ;
; -0.403 ; row_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.351      ;
; -0.389 ; col_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.367      ;
; -0.387 ; col_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.236      ; 2.369      ;
; -0.366 ; row_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.388      ;
; -0.307 ; row_reg[0] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.447      ;
; -0.268 ; col_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.303      ;
; -0.219 ; col_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.352      ;
; -0.064 ; row_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.234      ; 2.690      ;
; 0.016  ; row_reg[0] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.848      ;
; 0.057  ; row_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.628      ;
; 0.094  ; row_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.665      ;
; 0.153  ; row_reg[0] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.724      ;
; 0.161  ; col_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.993      ;
; 0.161  ; col_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.312      ; 2.993      ;
; 0.396  ; row_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 3.051      ; 2.967      ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'clk'                                                                      ;
+-------+------------+------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node  ; To Node    ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------+------------+--------------+-------------+--------------+------------+------------+
; 0.134 ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 0.000        ; 2.811      ; 3.410      ;
; 0.409 ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; -0.500       ; 2.811      ; 3.185      ;
; 0.465 ; count[5]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.071      ; 0.731      ;
; 0.696 ; count[4]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.697 ; count[3]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.071      ; 0.963      ;
; 0.701 ; count[2]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.071      ; 0.967      ;
; 0.711 ; count[1]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.071      ; 0.977      ;
; 0.716 ; count[0]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.071      ; 0.982      ;
; 1.010 ; count[0]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.276      ;
; 1.015 ; count[4]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.281      ;
; 1.020 ; count[2]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.286      ;
; 1.021 ; count[3]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.287      ;
; 1.026 ; count[0]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.292      ;
; 1.035 ; count[2]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.301      ;
; 1.035 ; count[1]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.301      ;
; 1.118 ; count[3]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.384      ;
; 1.129 ; count[1]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.395      ;
; 1.132 ; count[0]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.398      ;
; 1.142 ; count[2]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.408      ;
; 1.148 ; count[0]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.414      ;
; 1.157 ; count[1]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.423      ;
; 1.251 ; count[1]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.517      ;
; 1.254 ; count[0]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.520      ;
; 1.418 ; count[5]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.071      ; 1.684      ;
; 1.443 ; count[3]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.071      ; 1.709      ;
; 1.513 ; count[5]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.779      ;
; 1.513 ; count[5]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.779      ;
; 1.513 ; count[5]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.779      ;
; 1.513 ; count[5]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.779      ;
; 1.513 ; count[5]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.779      ;
; 1.574 ; count[4]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.071      ; 1.840      ;
; 1.595 ; count[3]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.861      ;
; 1.595 ; count[3]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.861      ;
; 1.595 ; count[3]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.861      ;
; 1.726 ; count[4]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.992      ;
; 1.726 ; count[4]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.992      ;
; 1.726 ; count[4]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.992      ;
; 1.726 ; count[4]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.071      ; 1.992      ;
; 1.760 ; count[2]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.071      ; 2.026      ;
; 1.899 ; count[2]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.071      ; 2.165      ;
; 1.899 ; count[2]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.071      ; 2.165      ;
; 1.937 ; count[1]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.071      ; 2.203      ;
; 2.045 ; count[1]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.071      ; 2.311      ;
+-------+------------+------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'clk_500khz'                                                                 ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node   ; To Node     ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; 0.403 ; col[0]~reg0 ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; col[1]~reg0 ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; col[2]~reg0 ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; col[3]~reg0 ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 0.669      ;
; 0.413 ; key_flag    ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.061      ; 0.669      ;
; 0.494 ; state.010   ; state.011   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 0.759      ;
; 0.673 ; state.000   ; state.001   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 0.938      ;
; 0.689 ; col[0]~reg0 ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.058      ; 0.942      ;
; 0.787 ; state.000   ; state.101   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.052      ;
; 0.864 ; state.011   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.142      ;
; 0.865 ; state.011   ; state.100   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.143      ;
; 0.919 ; state.001   ; state.010   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.058      ; 1.172      ;
; 0.995 ; state.001   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 1.261      ;
; 1.080 ; state.001   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 1.346      ;
; 1.235 ; state.010   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.513      ;
; 1.247 ; state.101   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.512      ;
; 1.268 ; state.100   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.533      ;
; 1.279 ; state.101   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.544      ;
; 1.308 ; state.000   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.573      ;
; 1.308 ; state.000   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.573      ;
; 1.309 ; state.000   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.574      ;
; 1.314 ; state.010   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.592      ;
; 1.324 ; state.011   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.602      ;
; 1.394 ; state.010   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.672      ;
; 1.408 ; state.101   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.673      ;
; 1.432 ; state.001   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 1.698      ;
; 1.445 ; state.011   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.723      ;
; 1.447 ; state.011   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.725      ;
; 1.491 ; state.100   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.756      ;
; 1.504 ; state.100   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.769      ;
; 1.509 ; state.010   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.787      ;
; 1.516 ; state.100   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.781      ;
; 1.531 ; state.011   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 1.809      ;
; 1.649 ; state.101   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.070      ; 1.914      ;
; 1.667 ; state.001   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 1.933      ;
; 1.737 ; state.010   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.083      ; 2.015      ;
; 1.793 ; state.001   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.071      ; 2.059      ;
; 1.857 ; col[3]~reg0 ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.857     ; 1.195      ;
; 1.932 ; state.101   ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.057      ; 2.184      ;
; 1.955 ; col[1]~reg0 ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.857     ; 1.293      ;
; 2.471 ; col[2]~reg0 ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.857     ; 1.809      ;
; 2.703 ; state.000   ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; -1.986     ; 0.912      ;
; 2.809 ; state.101   ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 2.809 ; state.101   ; row_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 2.809 ; state.101   ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 2.809 ; state.101   ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 2.809 ; state.101   ; row_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 2.809 ; state.101   ; row_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 2.809 ; state.101   ; row_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.858     ; 2.146      ;
; 3.202 ; state.101   ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; -1.986     ; 1.411      ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'clk'                                                            ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate        ; clk   ; Rise       ; clk                       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; clk_500khz                ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[4]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; count[5]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; clk_500khz                ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[0]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[1]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[2]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[3]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[4]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[5]                  ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; clk_500khz                ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[0]                  ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[1]                  ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[2]                  ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[3]                  ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[4]                  ;
; 0.339  ; 0.555        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[5]                  ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk_500khz|clk            ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|o               ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[0]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[1]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[2]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[3]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[4]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[5]|clk              ;
; 0.394  ; 0.394        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.394  ; 0.394        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|i               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|i               ;
; 0.606  ; 0.606        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.606  ; 0.606        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk_500khz|clk            ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[0]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[1]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[2]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[3]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[4]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[5]|clk              ;
; 0.609  ; 0.609        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|o               ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'clk_500khz'                                                            ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock      ; Clock Edge ; Target                      ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; col_reg[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; key_flag                    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; row_reg[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.000                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.001                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.010                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.011                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.100                   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk_500khz ; Rise       ; state.101                   ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[0]                  ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.000                   ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.001                   ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.100                   ;
; 0.049  ; 0.265        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.101                   ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[1]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[2]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[3]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[0]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[1]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[2]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[3]                  ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.010                   ;
; 0.050  ; 0.266        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.011                   ;
; 0.216  ; 0.432        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; key_flag                    ;
; 0.315  ; 0.315        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz~clkctrl|inclk[0] ;
; 0.315  ; 0.315        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz~clkctrl|outclk   ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[0]~reg0|clk             ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[1]~reg0|clk             ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[2]~reg0|clk             ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[3]~reg0|clk             ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[0]|clk              ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.000|clk               ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.001|clk               ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.100|clk               ;
; 0.319  ; 0.319        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.101|clk               ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[1]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[2]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[3]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[0]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[1]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[2]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[3]|clk              ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.010|clk               ;
; 0.320  ; 0.320        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.011|clk               ;
; 0.381  ; 0.565        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; key_flag                    ;
; 0.486  ; 0.486        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; key_flag|clk                ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz|q                ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz|q                ;
; 0.514  ; 0.514        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; key_flag|clk                ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[1]                  ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[2]                  ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[3]                  ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[0]                  ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[1]                  ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[2]                  ;
; 0.540  ; 0.724        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[3]                  ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[0]                  ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.001                   ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.010                   ;
; 0.541  ; 0.725        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.011                   ;
; 0.542  ; 0.726        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.000                   ;
; 0.542  ; 0.726        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.100                   ;
; 0.542  ; 0.726        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.101                   ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[1]|clk              ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[2]|clk              ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[3]|clk              ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[0]|clk              ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[1]|clk              ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[2]|clk              ;
; 0.673  ; 0.673        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[3]|clk              ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[0]~reg0|clk             ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[1]~reg0|clk             ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[2]~reg0|clk             ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[3]~reg0|clk             ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[0]|clk              ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.001|clk               ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.010|clk               ;
; 0.674  ; 0.674        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.011|clk               ;
; 0.675  ; 0.675        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.000|clk               ;
; 0.675  ; 0.675        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.100|clk               ;
; 0.675  ; 0.675        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.101|clk               ;
; 0.678  ; 0.678        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz~clkctrl|inclk[0] ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+


+----------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'col_reg[0]'                                                               ;
+--------+--------------+----------------+------------------+------------+------------+--------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock      ; Clock Edge ; Target                         ;
+--------+--------------+----------------+------------------+------------+------------+--------------------------------+
; -0.090 ; -0.090       ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[2]                   ;
; -0.073 ; -0.073       ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[3]                   ;
; -0.067 ; -0.067       ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[0]                   ;
; -0.064 ; -0.064       ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[1]                   ;
; -0.051 ; -0.051       ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]|datac             ;
; -0.051 ; -0.051       ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[3]|datac             ;
; -0.044 ; -0.044       ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[2]|datad             ;
; -0.038 ; -0.038       ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[1]|datab             ;
; 0.001  ; 0.001        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|inclk[0] ;
; 0.001  ; 0.001        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|outclk   ;
; 0.216  ; 0.216        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2|combout         ;
; 0.262  ; 0.262        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2|datad           ;
; 0.327  ; 0.327        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~1|combout         ;
; 0.347  ; 0.347        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~1|datac           ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; col_reg[0]|q                   ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; col_reg[0]|q                   ;
; 0.646  ; 0.646        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~1|datac           ;
; 0.664  ; 0.664        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~1|combout         ;
; 0.727  ; 0.727        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2|datad           ;
; 0.772  ; 0.772        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2|combout         ;
; 0.979  ; 0.979        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|inclk[0] ;
; 0.979  ; 0.979        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|outclk   ;
; 1.017  ; 1.017        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[1]|datab             ;
; 1.023  ; 1.023        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[2]|datad             ;
; 1.029  ; 1.029        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]|datac             ;
; 1.030  ; 1.030        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[3]|datac             ;
; 1.040  ; 1.040        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[1]                   ;
; 1.045  ; 1.045        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[0]                   ;
; 1.050  ; 1.050        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[3]                   ;
; 1.068  ; 1.068        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[2]                   ;
+--------+--------------+----------------+------------------+------------+------------+--------------------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; reset     ; clk_500khz ; 5.750 ; 5.625 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; 5.348 ; 5.425 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; 4.897 ; 5.055 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; 5.348 ; 5.425 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; 5.280 ; 5.344 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; 5.266 ; 5.264 ; Rise       ; clk_500khz      ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; reset     ; clk_500khz ; -4.363 ; -4.136 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; -1.398 ; -1.563 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; -1.398 ; -1.563 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; -1.830 ; -1.918 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; -1.766 ; -1.841 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; -1.757 ; -1.764 ; Rise       ; clk_500khz      ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 7.885 ; 7.481 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 7.885 ; 7.481 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 7.587 ; 7.210 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 7.624 ; 7.134 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 7.285 ; 6.912 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 9.184 ; 8.764 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 9.184 ; 8.764 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 8.873 ; 8.512 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 8.652 ; 8.287 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 8.595 ; 8.314 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 7.080 ; 6.716 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 7.663 ; 7.269 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 7.377 ; 7.009 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 7.406 ; 6.930 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 7.080 ; 6.716 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 8.346 ; 8.042 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 8.911 ; 8.502 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 8.592 ; 8.239 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 8.399 ; 8.042 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 8.346 ; 8.070 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


---------------------------------------------
; Slow 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+-------------------------------------+
; Fast 1200mV 0C Model Setup Summary  ;
+------------+--------+---------------+
; Clock      ; Slack  ; End Point TNS ;
+------------+--------+---------------+
; clk_500khz ; -0.867 ; -5.997        ;
; clk        ; -0.146 ; -0.938        ;
; col_reg[0] ; 0.057  ; 0.000         ;
+------------+--------+---------------+


+-------------------------------------+
; Fast 1200mV 0C Model Hold Summary   ;
+------------+--------+---------------+
; Clock      ; Slack  ; End Point TNS ;
+------------+--------+---------------+
; col_reg[0] ; -1.288 ; -4.293        ;
; clk        ; -0.072 ; -0.072        ;
; clk_500khz ; 0.187  ; 0.000         ;
+------------+--------+---------------+


-----------------------------------------
; Fast 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Fast 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
+------------+--------+----------------------------+
; Clock      ; Slack  ; End Point TNS              ;
+------------+--------+----------------------------+
; clk        ; -3.000 ; -12.151                    ;
; clk_500khz ; -1.000 ; -19.000                    ;
; col_reg[0] ; 0.228  ; 0.000                      ;
+------------+--------+----------------------------+


+----------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'clk_500khz'                                                                 ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node     ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; -0.867 ; state.101   ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.084     ; 0.770      ;
; -0.650 ; state.101   ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.650 ; state.101   ; row_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.650 ; state.101   ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.650 ; state.101   ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.650 ; state.101   ; row_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.650 ; state.101   ; row_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.650 ; state.101   ; row_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.627     ; 1.010      ;
; -0.567 ; state.000   ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -1.084     ; 0.470      ;
; -0.565 ; col[2]~reg0 ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.626     ; 0.926      ;
; -0.305 ; col[1]~reg0 ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.626     ; 0.666      ;
; -0.214 ; col[3]~reg0 ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.626     ; 0.575      ;
; -0.180 ; state.001   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 1.131      ;
; -0.158 ; state.010   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 1.115      ;
; -0.094 ; state.101   ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.044     ; 1.037      ;
; -0.080 ; state.001   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 1.031      ;
; -0.068 ; state.101   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 1.018      ;
; -0.026 ; state.100   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.976      ;
; -0.016 ; state.010   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.973      ;
; 0.008  ; state.011   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.949      ;
; 0.020  ; state.011   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.937      ;
; 0.023  ; state.011   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.934      ;
; 0.031  ; state.100   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.919      ;
; 0.043  ; state.100   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.907      ;
; 0.056  ; state.010   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.901      ;
; 0.068  ; col[1]~reg0 ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.883      ;
; 0.069  ; col[0]~reg0 ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.882      ;
; 0.070  ; col[3]~reg0 ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.881      ;
; 0.087  ; col[2]~reg0 ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.864      ;
; 0.090  ; state.101   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.860      ;
; 0.098  ; state.001   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.853      ;
; 0.107  ; state.011   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.850      ;
; 0.119  ; state.101   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.831      ;
; 0.128  ; state.100   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.822      ;
; 0.140  ; state.101   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.810      ;
; 0.143  ; state.010   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.030     ; 0.814      ;
; 0.156  ; state.010   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.029     ; 0.802      ;
; 0.170  ; state.000   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.780      ;
; 0.171  ; state.000   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.779      ;
; 0.172  ; state.000   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.778      ;
; 0.269  ; state.001   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.035     ; 0.683      ;
; 0.305  ; state.001   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.646      ;
; 0.320  ; state.001   ; state.010   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.042     ; 0.625      ;
; 0.349  ; state.011   ; state.100   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.029     ; 0.609      ;
; 0.352  ; state.011   ; state.000   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.029     ; 0.606      ;
; 0.422  ; state.000   ; state.101   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.529      ;
; 0.454  ; col[0]~reg0 ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.043     ; 0.490      ;
; 0.482  ; state.000   ; state.001   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.037     ; 0.468      ;
; 0.567  ; state.010   ; state.011   ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.036     ; 0.384      ;
; 0.609  ; key_flag    ; key_flag    ; clk_500khz   ; clk_500khz  ; 1.000        ; -0.028     ; 0.350      ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'clk'                                                                      ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node    ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; -0.146 ; count[1]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.036     ; 1.097      ;
; -0.132 ; count[1]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.083      ;
; -0.132 ; count[1]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.083      ;
; -0.132 ; count[1]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.083      ;
; -0.132 ; count[1]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.083      ;
; -0.132 ; count[1]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.083      ;
; -0.132 ; count[1]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.083      ;
; -0.064 ; count[2]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.036     ; 1.015      ;
; -0.050 ; count[2]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.001      ;
; -0.050 ; count[2]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.001      ;
; -0.050 ; count[2]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.001      ;
; -0.050 ; count[2]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.001      ;
; -0.050 ; count[2]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.001      ;
; -0.050 ; count[2]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.001      ;
; 0.027  ; count[4]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.036     ; 0.924      ;
; 0.041  ; count[4]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.910      ;
; 0.041  ; count[4]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.910      ;
; 0.041  ; count[4]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.910      ;
; 0.041  ; count[4]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.910      ;
; 0.041  ; count[4]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.910      ;
; 0.041  ; count[4]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.910      ;
; 0.069  ; count[0]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.882      ;
; 0.075  ; count[5]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.036     ; 0.876      ;
; 0.079  ; count[3]   ; clk_500khz ; clk          ; clk         ; 1.000        ; -0.036     ; 0.872      ;
; 0.089  ; count[5]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.862      ;
; 0.089  ; count[5]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.862      ;
; 0.089  ; count[5]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.862      ;
; 0.089  ; count[5]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.862      ;
; 0.089  ; count[5]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.862      ;
; 0.089  ; count[5]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.862      ;
; 0.093  ; count[3]   ; count[5]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.858      ;
; 0.093  ; count[3]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.858      ;
; 0.093  ; count[3]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.858      ;
; 0.093  ; count[3]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.858      ;
; 0.093  ; count[3]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.858      ;
; 0.093  ; count[3]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.858      ;
; 0.107  ; count[0]   ; count[4]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.844      ;
; 0.133  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 0.500        ; 1.278      ; 1.727      ;
; 0.137  ; count[0]   ; count[3]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.814      ;
; 0.175  ; count[0]   ; count[2]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.776      ;
; 0.205  ; count[0]   ; count[1]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.746      ;
; 0.411  ; count[0]   ; count[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 0.540      ;
; 0.784  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 1.000        ; 1.278      ; 1.576      ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'col_reg[0]'                                                                ;
+-------+------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node  ; To Node      ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------+--------------+--------------+-------------+--------------+------------+------------+
; 0.057 ; col_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.684      ;
; 0.097 ; col_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.644      ;
; 0.172 ; row_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.603      ;
; 0.183 ; row_reg[0] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.558      ;
; 0.314 ; row_reg[0] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.461      ;
; 0.363 ; row_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.412      ;
; 0.401 ; col_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.278      ;
; 0.413 ; row_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.362      ;
; 0.433 ; col_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.246      ;
; 0.449 ; row_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.230      ;
; 0.465 ; row_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.214      ;
; 0.471 ; row_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.208      ;
; 0.480 ; row_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.473      ;
; 0.504 ; row_reg[0] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.175      ;
; 0.505 ; row_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.236      ;
; 0.519 ; col_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.222      ;
; 0.522 ; row_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.219      ;
; 0.526 ; col_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.794      ; 1.153      ;
; 0.528 ; row_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.824      ; 1.213      ;
; 0.564 ; col_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.211      ;
; 0.582 ; col_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.193      ;
; 0.622 ; row_reg[0] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.331      ;
; 0.671 ; row_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.282      ;
; 0.684 ; col_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.269      ;
; 0.711 ; col_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.242      ;
; 0.721 ; row_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.232      ;
; 0.736 ; col_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.716      ; 1.039      ;
; 0.744 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 2.808      ; 2.086      ;
; 0.770 ; col_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; 0.500        ; 1.793      ; 1.183      ;
; 0.971 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 2.808      ; 2.359      ;
; 1.003 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 2.700      ; 1.861      ;
; 1.044 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 2.778      ; 1.724      ;
; 1.245 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 2.700      ; 2.119      ;
; 1.254 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 0.500        ; 2.777      ; 1.788      ;
; 1.347 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 2.778      ; 1.921      ;
; 1.522 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 1.000        ; 2.777      ; 2.020      ;
+-------+------------+--------------+--------------+-------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'col_reg[0]'                                                                  ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node      ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+
; -1.288 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 2.893      ; 1.710      ;
; -1.088 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 2.892      ; 1.909      ;
; -1.039 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 2.942      ; 2.008      ;
; -0.958 ; col_reg[0] ; key_value[0] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 2.893      ; 1.560      ;
; -0.878 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; 0.000        ; 2.812      ; 2.039      ;
; -0.821 ; col_reg[0] ; key_value[3] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 2.892      ; 1.696      ;
; -0.709 ; col_reg[0] ; key_value[1] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 2.942      ; 1.858      ;
; -0.646 ; col_reg[0] ; key_value[2] ; col_reg[0]   ; col_reg[0]  ; -0.500       ; 2.812      ; 1.791      ;
; -0.521 ; col_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 0.958      ;
; -0.514 ; row_reg[0] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 0.965      ;
; -0.502 ; col_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 0.896      ;
; -0.499 ; col_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 0.979      ;
; -0.487 ; row_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.041      ;
; -0.481 ; col_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.047      ;
; -0.472 ; row_reg[2] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.056      ;
; -0.468 ; row_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.060      ;
; -0.464 ; col_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 1.014      ;
; -0.457 ; col_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 1.021      ;
; -0.452 ; row_reg[1] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 1.026      ;
; -0.428 ; row_reg[2] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 1.051      ;
; -0.427 ; col_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 1.052      ;
; -0.424 ; row_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 1.055      ;
; -0.420 ; row_reg[1] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 1.059      ;
; -0.412 ; row_reg[3] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 1.066      ;
; -0.410 ; col_reg[3] ; key_value[0] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.959      ; 1.069      ;
; -0.399 ; row_reg[0] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 1.079      ;
; -0.378 ; col_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 1.020      ;
; -0.346 ; col_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 1.052      ;
; -0.271 ; row_reg[2] ; key_value[3] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.958      ; 1.207      ;
; -0.232 ; row_reg[1] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 1.166      ;
; -0.227 ; row_reg[0] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.301      ;
; -0.192 ; row_reg[3] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 1.206      ;
; -0.179 ; row_reg[0] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 1.219      ;
; -0.178 ; col_reg[1] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.350      ;
; -0.164 ; col_reg[3] ; key_value[1] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 2.008      ; 1.364      ;
; -0.051 ; row_reg[2] ; key_value[2] ; clk_500khz   ; col_reg[0]  ; -0.500       ; 1.878      ; 1.347      ;
+--------+------------+--------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'clk'                                                                       ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node  ; To Node    ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+
; -0.072 ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; 0.000        ; 1.328      ; 1.475      ;
; 0.202  ; count[5]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.322      ;
; 0.299  ; count[4]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299  ; count[3]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.300  ; count[2]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.306  ; count[1]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.426      ;
; 0.307  ; count[0]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.427      ;
; 0.448  ; count[3]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.568      ;
; 0.454  ; count[0]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.574      ;
; 0.455  ; count[1]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.575      ;
; 0.457  ; count[4]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.577      ;
; 0.457  ; count[0]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.577      ;
; 0.458  ; count[2]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.578      ;
; 0.461  ; count[2]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.581      ;
; 0.511  ; count[3]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.631      ;
; 0.518  ; count[1]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.638      ;
; 0.520  ; count[0]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.640      ;
; 0.521  ; count[1]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.641      ;
; 0.523  ; count[0]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.643      ;
; 0.524  ; count[2]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.644      ;
; 0.554  ; clk_500khz ; clk_500khz ; clk_500khz   ; clk         ; -0.500       ; 1.328      ; 1.601      ;
; 0.584  ; count[1]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.704      ;
; 0.586  ; count[0]   ; count[5]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.706      ;
; 0.613  ; count[5]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.036      ; 0.733      ;
; 0.636  ; count[5]   ; count[4]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.756      ;
; 0.636  ; count[5]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.756      ;
; 0.636  ; count[5]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.756      ;
; 0.636  ; count[5]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.756      ;
; 0.636  ; count[5]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.756      ;
; 0.653  ; count[3]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.036      ; 0.773      ;
; 0.689  ; count[3]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.809      ;
; 0.689  ; count[3]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.809      ;
; 0.689  ; count[3]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.809      ;
; 0.708  ; count[4]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.036      ; 0.828      ;
; 0.744  ; count[4]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.864      ;
; 0.744  ; count[4]   ; count[2]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.864      ;
; 0.744  ; count[4]   ; count[3]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.864      ;
; 0.744  ; count[4]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.864      ;
; 0.783  ; count[2]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.036      ; 0.903      ;
; 0.819  ; count[2]   ; count[1]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.939      ;
; 0.819  ; count[2]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.939      ;
; 0.853  ; count[1]   ; clk_500khz ; clk          ; clk         ; 0.000        ; 0.036      ; 0.973      ;
; 0.889  ; count[1]   ; count[0]   ; clk          ; clk         ; 0.000        ; 0.036      ; 1.009      ;
+--------+------------+------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'clk_500khz'                                                                 ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node   ; To Node     ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; 0.187 ; col[0]~reg0 ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; col[1]~reg0 ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; col[2]~reg0 ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; col[3]~reg0 ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.307      ;
; 0.195 ; key_flag    ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.028      ; 0.307      ;
; 0.205 ; state.010   ; state.011   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.325      ;
; 0.281 ; state.000   ; state.001   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.400      ;
; 0.300 ; col[0]~reg0 ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.030      ; 0.414      ;
; 0.322 ; state.000   ; state.101   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.442      ;
; 0.388 ; state.011   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.043      ; 0.515      ;
; 0.391 ; state.011   ; state.100   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.043      ; 0.518      ;
; 0.419 ; state.001   ; state.010   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.030      ; 0.533      ;
; 0.434 ; state.001   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.554      ;
; 0.462 ; state.001   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.037      ; 0.583      ;
; 0.532 ; state.101   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.651      ;
; 0.541 ; state.100   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.660      ;
; 0.542 ; state.010   ; state.000   ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.043      ; 0.669      ;
; 0.547 ; state.101   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.666      ;
; 0.577 ; state.000   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.696      ;
; 0.579 ; state.000   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.698      ;
; 0.580 ; state.000   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.699      ;
; 0.590 ; state.010   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.716      ;
; 0.605 ; state.011   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.731      ;
; 0.617 ; state.101   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.736      ;
; 0.637 ; state.010   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.763      ;
; 0.640 ; state.100   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.759      ;
; 0.644 ; state.001   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.764      ;
; 0.654 ; state.011   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.780      ;
; 0.656 ; state.011   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.782      ;
; 0.659 ; state.100   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.778      ;
; 0.666 ; state.100   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.785      ;
; 0.679 ; state.010   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.805      ;
; 0.706 ; state.011   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.832      ;
; 0.718 ; state.101   ; col[0]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.035      ; 0.837      ;
; 0.736 ; state.001   ; col[2]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.856      ;
; 0.786 ; state.010   ; col[1]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.042      ; 0.912      ;
; 0.805 ; state.001   ; col[3]~reg0 ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.036      ; 0.925      ;
; 0.870 ; state.101   ; col_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; 0.029      ; 0.983      ;
; 0.921 ; col[3]~reg0 ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.503     ; 0.502      ;
; 0.992 ; col[1]~reg0 ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.503     ; 0.573      ;
; 1.236 ; col[2]~reg0 ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.503     ; 0.817      ;
; 1.292 ; state.000   ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.981     ; 0.395      ;
; 1.387 ; state.101   ; col_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.387 ; state.101   ; row_reg[0]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.387 ; state.101   ; col_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.387 ; state.101   ; col_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.387 ; state.101   ; row_reg[2]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.387 ; state.101   ; row_reg[3]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.387 ; state.101   ; row_reg[1]  ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.504     ; 0.967      ;
; 1.533 ; state.101   ; key_flag    ; clk_500khz   ; clk_500khz  ; 0.000        ; -0.981     ; 0.636      ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'clk'                                                            ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate        ; clk   ; Rise       ; clk                       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; clk_500khz                ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; count[0]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; count[1]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; count[2]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; count[3]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; count[4]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; count[5]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; clk_500khz                ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[0]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[1]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[2]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[3]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[4]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; count[5]                  ;
; -0.059 ; -0.059       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|o               ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk_500khz|clk            ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[0]|clk              ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[1]|clk              ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[2]|clk              ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[3]|clk              ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[4]|clk              ;
; -0.053 ; -0.053       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; count[5]|clk              ;
; -0.045 ; -0.045       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; -0.045 ; -0.045       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|i               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|i               ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; clk_500khz                ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[0]                  ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[1]                  ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[2]                  ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[3]                  ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[4]                  ;
; 0.831  ; 1.047        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; count[5]                  ;
; 1.044  ; 1.044        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 1.044  ; 1.044        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk_500khz|clk            ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[0]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[1]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[2]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[3]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[4]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; count[5]|clk              ;
; 1.059  ; 1.059        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|o               ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'clk_500khz'                                                            ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock      ; Clock Edge ; Target                      ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col_reg[0]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col_reg[1]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col_reg[2]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; col_reg[3]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; key_flag                    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; row_reg[0]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; row_reg[1]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; row_reg[2]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; row_reg[3]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; state.000                   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; state.001                   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; state.010                   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; state.011                   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; state.100                   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk_500khz ; Rise       ; state.101                   ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[1]                  ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[2]                  ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[3]                  ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[0]                  ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[1]                  ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[2]                  ;
; 0.211  ; 0.395        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[3]                  ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.001                   ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.010                   ;
; 0.245  ; 0.429        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.011                   ;
; 0.246  ; 0.430        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[0]                  ;
; 0.246  ; 0.430        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.000                   ;
; 0.246  ; 0.430        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.100                   ;
; 0.246  ; 0.430        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.101                   ;
; 0.278  ; 0.462        ; 0.184          ; Low Pulse Width  ; clk_500khz ; Rise       ; key_flag                    ;
; 0.318  ; 0.534        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; key_flag                    ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[0]~reg0                 ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[1]~reg0                 ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[2]~reg0                 ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col[3]~reg0                 ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[0]                  ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.000                   ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.001                   ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.010                   ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.011                   ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.100                   ;
; 0.350  ; 0.566        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; state.101                   ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[1]                  ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[2]                  ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[3]                  ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[0]                  ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[1]                  ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[2]                  ;
; 0.383  ; 0.599        ; 0.216          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[3]                  ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[1]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[2]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[3]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[0]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[1]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[2]|clk              ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; row_reg[3]|clk              ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[0]~reg0|clk             ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[1]~reg0|clk             ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[2]~reg0|clk             ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col[3]~reg0|clk             ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.001|clk               ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.010|clk               ;
; 0.425  ; 0.425        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.011|clk               ;
; 0.426  ; 0.426        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; col_reg[0]|clk              ;
; 0.426  ; 0.426        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.000|clk               ;
; 0.426  ; 0.426        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.100|clk               ;
; 0.426  ; 0.426        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; state.101|clk               ;
; 0.437  ; 0.437        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz~clkctrl|inclk[0] ;
; 0.437  ; 0.437        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz~clkctrl|outclk   ;
; 0.458  ; 0.458        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; key_flag|clk                ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz|q                ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk_500khz ; Rise       ; clk_500khz|q                ;
; 0.540  ; 0.540        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; key_flag|clk                ;
; 0.561  ; 0.561        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz~clkctrl|inclk[0] ;
; 0.561  ; 0.561        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; clk_500khz~clkctrl|outclk   ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[0]~reg0|clk             ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[1]~reg0|clk             ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[2]~reg0|clk             ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col[3]~reg0|clk             ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[0]|clk              ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.000|clk               ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.001|clk               ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.010|clk               ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.011|clk               ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.100|clk               ;
; 0.572  ; 0.572        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; state.101|clk               ;
; 0.605  ; 0.605        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[1]|clk              ;
; 0.605  ; 0.605        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[2]|clk              ;
; 0.605  ; 0.605        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; col_reg[3]|clk              ;
; 0.605  ; 0.605        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[0]|clk              ;
; 0.605  ; 0.605        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[1]|clk              ;
; 0.605  ; 0.605        ; 0.000          ; High Pulse Width ; clk_500khz ; Rise       ; row_reg[2]|clk              ;
+--------+--------------+----------------+------------------+------------+------------+-----------------------------+


+---------------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'col_reg[0]'                                                              ;
+-------+--------------+----------------+------------------+------------+------------+--------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock      ; Clock Edge ; Target                         ;
+-------+--------------+----------------+------------------+------------+------------+--------------------------------+
; 0.228 ; 0.228        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[1]                   ;
; 0.238 ; 0.238        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[1]|datab             ;
; 0.240 ; 0.240        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[0]                   ;
; 0.240 ; 0.240        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[3]                   ;
; 0.243 ; 0.243        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]|datac             ;
; 0.243 ; 0.243        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[3]|datac             ;
; 0.249 ; 0.249        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[2]|datad             ;
; 0.254 ; 0.254        ; 0.000          ; High Pulse Width ; col_reg[0] ; Fall       ; key_value[2]                   ;
; 0.280 ; 0.280        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|inclk[0] ;
; 0.280 ; 0.280        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|outclk   ;
; 0.337 ; 0.337        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2|datad           ;
; 0.342 ; 0.342        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~2|combout         ;
; 0.371 ; 0.371        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~1|combout         ;
; 0.374 ; 0.374        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; key_value[0]~1|datac           ;
; 0.500 ; 0.500        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; col_reg[0]|q                   ;
; 0.500 ; 0.500        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Rise       ; col_reg[0]|q                   ;
; 0.621 ; 0.621        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~1|datac           ;
; 0.624 ; 0.624        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~1|combout         ;
; 0.652 ; 0.652        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2|combout         ;
; 0.656 ; 0.656        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2|datad           ;
; 0.711 ; 0.711        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|inclk[0] ;
; 0.711 ; 0.711        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]~2clkctrl|outclk   ;
; 0.736 ; 0.736        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[2]                   ;
; 0.740 ; 0.740        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[2]|datad             ;
; 0.746 ; 0.746        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[3]|datac             ;
; 0.747 ; 0.747        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[0]|datac             ;
; 0.749 ; 0.749        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[1]                   ;
; 0.749 ; 0.749        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[3]                   ;
; 0.750 ; 0.750        ; 0.000          ; Low Pulse Width  ; col_reg[0] ; Fall       ; key_value[0]                   ;
; 0.751 ; 0.751        ; 0.000          ; High Pulse Width ; col_reg[0] ; Rise       ; key_value[1]|datab             ;
+-------+--------------+----------------+------------------+------------+------------+--------------------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; reset     ; clk_500khz ; 2.746 ; 3.689 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; 2.618 ; 3.462 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; 2.424 ; 3.243 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; 2.618 ; 3.462 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; 2.591 ; 3.421 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; 2.537 ; 3.363 ; Rise       ; clk_500khz      ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; reset     ; clk_500khz ; -1.986 ; -2.922 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; -0.712 ; -1.500 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; -0.712 ; -1.500 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; -0.899 ; -1.710 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; -0.874 ; -1.671 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; -0.818 ; -1.616 ; Rise       ; clk_500khz      ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 3.909 ; 3.920 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 3.909 ; 3.920 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 3.772 ; 3.774 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 3.757 ; 3.762 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 3.640 ; 3.621 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 4.855 ; 4.846 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 4.855 ; 4.846 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 4.736 ; 4.704 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 4.621 ; 4.582 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 4.636 ; 4.585 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 3.545 ; 3.524 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 3.806 ; 3.814 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 3.675 ; 3.674 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 3.659 ; 3.660 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 3.545 ; 3.524 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 4.494 ; 4.453 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 4.719 ; 4.706 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 4.587 ; 4.553 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 4.494 ; 4.453 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 4.508 ; 4.456 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


---------------------------------------------
; Fast 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+--------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                            ;
+------------------+---------+--------+----------+---------+---------------------+
; Clock            ; Setup   ; Hold   ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+---------+--------+----------+---------+---------------------+
; Worst-case Slack ; -3.198  ; -2.533 ; N/A      ; N/A     ; -3.000              ;
;  clk             ; -1.721  ; -0.072 ; N/A      ; N/A     ; -3.000              ;
;  clk_500khz      ; -3.198  ; 0.187  ; N/A      ; N/A     ; -1.487              ;
;  col_reg[0]      ; -1.580  ; -2.533 ; N/A      ; N/A     ; -0.090              ;
; Design-wide TNS  ; -46.515 ; -8.874 ; 0.0      ; 0.0     ; -42.14              ;
;  clk             ; -11.995 ; -0.072 ; N/A      ; N/A     ; -13.409             ;
;  clk_500khz      ; -31.520 ; 0.000  ; N/A      ; N/A     ; -28.253             ;
;  col_reg[0]      ; -4.042  ; -8.874 ; N/A      ; N/A     ; -0.478              ;
+------------------+---------+--------+----------+---------+---------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; reset     ; clk_500khz ; 6.205 ; 6.337 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; 5.824 ; 6.142 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; 5.370 ; 5.719 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; 5.824 ; 6.142 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; 5.755 ; 6.052 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; 5.737 ; 5.955 ; Rise       ; clk_500khz      ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; reset     ; clk_500khz ; -1.986 ; -2.922 ; Rise       ; clk_500khz      ;
; row[*]    ; clk_500khz ; -0.712 ; -1.500 ; Rise       ; clk_500khz      ;
;  row[0]   ; clk_500khz ; -0.712 ; -1.500 ; Rise       ; clk_500khz      ;
;  row[1]   ; clk_500khz ; -0.899 ; -1.710 ; Rise       ; clk_500khz      ;
;  row[2]   ; clk_500khz ; -0.874 ; -1.671 ; Rise       ; clk_500khz      ;
;  row[3]   ; clk_500khz ; -0.818 ; -1.616 ; Rise       ; clk_500khz      ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 8.257 ; 7.965 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 8.257 ; 7.965 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 7.938 ; 7.661 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 7.963 ; 7.595 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 7.626 ; 7.352 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 9.854 ; 9.541 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 9.854 ; 9.541 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 9.540 ; 9.268 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 9.304 ; 9.017 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 9.270 ; 9.035 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; col[*]    ; clk_500khz ; 3.545 ; 3.524 ; Rise       ; clk_500khz      ;
;  col[0]   ; clk_500khz ; 3.806 ; 3.814 ; Rise       ; clk_500khz      ;
;  col[1]   ; clk_500khz ; 3.675 ; 3.674 ; Rise       ; clk_500khz      ;
;  col[2]   ; clk_500khz ; 3.659 ; 3.660 ; Rise       ; clk_500khz      ;
;  col[3]   ; clk_500khz ; 3.545 ; 3.524 ; Rise       ; clk_500khz      ;
; led[*]    ; col_reg[0] ; 4.494 ; 4.453 ; Fall       ; col_reg[0]      ;
;  led[0]   ; col_reg[0] ; 4.719 ; 4.706 ; Fall       ; col_reg[0]      ;
;  led[1]   ; col_reg[0] ; 4.587 ; 4.553 ; Fall       ; col_reg[0]      ;
;  led[2]   ; col_reg[0] ; 4.494 ; 4.453 ; Fall       ; col_reg[0]      ;
;  led[3]   ; col_reg[0] ; 4.508 ; 4.456 ; Fall       ; col_reg[0]      ;
+-----------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Board Trace Model Assignments                                                                                                                                                                                                                                                                                                                                                                                    ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; Pin           ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; col[0]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; col[1]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; col[2]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; col[3]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; led[0]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; led[1]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; led[2]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; led[3]        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; ~ALTERA_nCEO~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+


+----------------------------------------------------------------------------+
; Input Transition Times                                                     ;
+-------------------------+--------------+-----------------+-----------------+
; Pin                     ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
+-------------------------+--------------+-----------------+-----------------+
; row[0]                  ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; row[1]                  ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; row[2]                  ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; row[3]                  ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; reset                   ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; clk                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_ASDO_DATA1~     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_DATA0~          ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
+-------------------------+--------------+-----------------+-----------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; col[0]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.12 V              ; -0.0417 V           ; 0.221 V                              ; 0.245 V                              ; 1.09e-09 s                  ; 8.59e-10 s                  ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.12 V             ; -0.0417 V          ; 0.221 V                             ; 0.245 V                             ; 1.09e-09 s                 ; 8.59e-10 s                 ; No                        ; Yes                       ;
; col[1]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.12 V              ; -0.0417 V           ; 0.221 V                              ; 0.245 V                              ; 1.09e-09 s                  ; 8.59e-10 s                  ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.12 V             ; -0.0417 V          ; 0.221 V                             ; 0.245 V                             ; 1.09e-09 s                 ; 8.59e-10 s                 ; No                        ; Yes                       ;
; col[2]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; col[3]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; led[0]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; led[1]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; led[2]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; led[3]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 2.58e-07 V                   ; 3.13 V              ; -0.0396 V           ; 0.18 V                               ; 0.073 V                              ; 4.81e-10 s                  ; 4.67e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 2.58e-07 V                  ; 3.13 V             ; -0.0396 V          ; 0.18 V                              ; 0.073 V                             ; 4.81e-10 s                 ; 4.67e-10 s                 ; Yes                       ; Yes                       ;
; ~ALTERA_nCEO~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; col[0]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.57 V              ; -0.0645 V           ; 0.332 V                              ; 0.165 V                              ; 6.78e-10 s                  ; 6.19e-10 s                  ; No                         ; Yes                        ; 3.46 V                      ; 1.29e-07 V                  ; 3.57 V             ; -0.0645 V          ; 0.332 V                             ; 0.165 V                             ; 6.78e-10 s                 ; 6.19e-10 s                 ; No                        ; Yes                       ;
; col[1]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.57 V              ; -0.0645 V           ; 0.332 V                              ; 0.165 V                              ; 6.78e-10 s                  ; 6.19e-10 s                  ; No                         ; Yes                        ; 3.46 V                      ; 1.29e-07 V                  ; 3.57 V             ; -0.0645 V          ; 0.332 V                             ; 0.165 V                             ; 6.78e-10 s                 ; 6.19e-10 s                 ; No                        ; Yes                       ;
; col[2]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; col[3]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; led[0]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; led[1]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; led[2]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; led[3]        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 6.52e-08 V                   ; 3.58 V              ; -0.0651 V           ; 0.234 V                              ; 0.087 V                              ; 2.93e-10 s                  ; 3.07e-10 s                  ; Yes                        ; Yes                        ; 3.46 V                      ; 6.52e-08 V                  ; 3.58 V             ; -0.0651 V          ; 0.234 V                             ; 0.087 V                             ; 2.93e-10 s                 ; 3.07e-10 s                 ; Yes                       ; Yes                       ;
; ~ALTERA_nCEO~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+---------------------------------------------------------------------+
; Setup Transfers                                                     ;
+------------+------------+----------+----------+----------+----------+
; From Clock ; To Clock   ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+------------+----------+----------+----------+----------+
; clk        ; clk        ; 56       ; 0        ; 0        ; 0        ;
; clk_500khz ; clk        ; 1        ; 1        ; 0        ; 0        ;
; clk_500khz ; clk_500khz ; 54       ; 0        ; 0        ; 0        ;
; clk_500khz ; col_reg[0] ; 0        ; 0        ; 32       ; 0        ;
; col_reg[0] ; col_reg[0] ; 0        ; 0        ; 6        ; 6        ;
+------------+------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------+
; Hold Transfers                                                      ;
+------------+------------+----------+----------+----------+----------+
; From Clock ; To Clock   ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+------------+----------+----------+----------+----------+
; clk        ; clk        ; 56       ; 0        ; 0        ; 0        ;
; clk_500khz ; clk        ; 1        ; 1        ; 0        ; 0        ;
; clk_500khz ; clk_500khz ; 54       ; 0        ; 0        ; 0        ;
; clk_500khz ; col_reg[0] ; 0        ; 0        ; 32       ; 0        ;
; col_reg[0] ; col_reg[0] ; 0        ; 0        ; 6        ; 6        ;
+------------+------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 5     ; 5    ;
; Unconstrained Input Port Paths  ; 102   ; 102  ;
; Unconstrained Output Ports      ; 8     ; 8    ;
; Unconstrained Output Port Paths ; 8     ; 8    ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
    Info: Version 11.0 Build 157 04/27/2011 SJ Full Version
    Info: Processing started: Fri May 04 16:37:46 2012
Info: Command: quartus_sta keyscan -c keyscan
Info: qsta_default_script.tcl version: #1
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Warning: Timing Analysis is analyzing one or more combinational loops as latches
    Warning: Node "key_value[0]|combout" is a latch
    Warning: Node "key_value[1]|combout" is a latch
    Warning: Node "key_value[2]|combout" is a latch
    Warning: Node "key_value[3]|combout" is a latch
Critical Warning: Synopsys Design Constraints File file not found: 'keyscan.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
    Info: create_clock -period 1.000 -name clk clk
    Info: create_clock -period 1.000 -name clk_500khz clk_500khz
    Info: create_clock -period 1.000 -name col_reg[0] col_reg[0]
Info: The following timing edges are non-unate.  TimeQuest will assume pos-unate behavior for these edges in the clock network.
    Info: Cell: key_value[0]~1  from: datac  to: combout
Info: No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Info: Analyzing Slow 1200mV 85C Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -3.198
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.198       -31.520 clk_500khz 
    Info:    -1.721       -11.995 clk 
    Info:    -1.319        -3.000 col_reg[0] 
Info: Worst-case hold slack is -2.533
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -2.533        -8.874 col_reg[0] 
    Info:     0.099         0.000 clk 
    Info:     0.454         0.000 clk_500khz 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -13.409 clk 
    Info:    -1.487       -28.253 clk_500khz 
    Info:     0.181         0.000 col_reg[0] 
Info: Analyzing Slow 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: The following timing edges are non-unate.  TimeQuest will assume pos-unate behavior for these edges in the clock network.
    Info: Cell: key_value[0]~1  from: datac  to: combout
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -2.909
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -2.909       -28.036 clk_500khz 
    Info:    -1.580        -4.042 col_reg[0] 
    Info:    -1.549       -10.808 clk 
Info: Worst-case hold slack is -2.269
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -2.269        -7.906 col_reg[0] 
    Info:     0.134         0.000 clk 
    Info:     0.403         0.000 clk_500khz 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -13.409 clk 
    Info:    -1.487       -28.253 clk_500khz 
    Info:    -0.090        -0.478 col_reg[0] 
Info: Analyzing Fast 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: The following timing edges are non-unate.  TimeQuest will assume pos-unate behavior for these edges in the clock network.
    Info: Cell: key_value[0]~1  from: datac  to: combout
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {col_reg[0]}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {col_reg[0]}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk_500khz}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk_500khz}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk_500khz}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -0.867
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.867        -5.997 clk_500khz 
    Info:    -0.146        -0.938 clk 
    Info:     0.057         0.000 col_reg[0] 
Info: Worst-case hold slack is -1.288
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.288        -4.293 col_reg[0] 
    Info:    -0.072        -0.072 clk 
    Info:     0.187         0.000 clk_500khz 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -12.151 clk 
    Info:    -1.000       -19.000 clk_500khz 
    Info:     0.228         0.000 col_reg[0] 
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 9 warnings
    Info: Peak virtual memory: 270 megabytes
    Info: Processing ended: Fri May 04 16:37:51 2012
    Info: Elapsed time: 00:00:05
    Info: Total CPU time (on all processors): 00:00:03


