TimeQuest Timing Analyzer report for i2c
Fri May 04 17:55:05 2012
Quartus II Version 11.0 Build 157 04/27/2011 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow 1200mV 85C Model Fmax Summary
  6. Slow 1200mV 85C Model Setup Summary
  7. Slow 1200mV 85C Model Hold Summary
  8. Slow 1200mV 85C Model Recovery Summary
  9. Slow 1200mV 85C Model Removal Summary
 10. Slow 1200mV 85C Model Minimum Pulse Width Summary
 11. Slow 1200mV 85C Model Setup: 'clk'
 12. Slow 1200mV 85C Model Hold: 'clk'
 13. Slow 1200mV 85C Model Minimum Pulse Width: 'clk'
 14. Setup Times
 15. Hold Times
 16. Clock to Output Times
 17. Minimum Clock to Output Times
 18. Output Enable Times
 19. Minimum Output Enable Times
 20. Output Disable Times
 21. Minimum Output Disable Times
 22. Slow 1200mV 85C Model Metastability Report
 23. Slow 1200mV 0C Model Fmax Summary
 24. Slow 1200mV 0C Model Setup Summary
 25. Slow 1200mV 0C Model Hold Summary
 26. Slow 1200mV 0C Model Recovery Summary
 27. Slow 1200mV 0C Model Removal Summary
 28. Slow 1200mV 0C Model Minimum Pulse Width Summary
 29. Slow 1200mV 0C Model Setup: 'clk'
 30. Slow 1200mV 0C Model Hold: 'clk'
 31. Slow 1200mV 0C Model Minimum Pulse Width: 'clk'
 32. Setup Times
 33. Hold Times
 34. Clock to Output Times
 35. Minimum Clock to Output Times
 36. Output Enable Times
 37. Minimum Output Enable Times
 38. Output Disable Times
 39. Minimum Output Disable Times
 40. Slow 1200mV 0C Model Metastability Report
 41. Fast 1200mV 0C Model Setup Summary
 42. Fast 1200mV 0C Model Hold Summary
 43. Fast 1200mV 0C Model Recovery Summary
 44. Fast 1200mV 0C Model Removal Summary
 45. Fast 1200mV 0C Model Minimum Pulse Width Summary
 46. Fast 1200mV 0C Model Setup: 'clk'
 47. Fast 1200mV 0C Model Hold: 'clk'
 48. Fast 1200mV 0C Model Minimum Pulse Width: 'clk'
 49. Setup Times
 50. Hold Times
 51. Clock to Output Times
 52. Minimum Clock to Output Times
 53. Output Enable Times
 54. Minimum Output Enable Times
 55. Output Disable Times
 56. Minimum Output Disable Times
 57. Fast 1200mV 0C Model Metastability Report
 58. Multicorner Timing Analysis Summary
 59. Setup Times
 60. Hold Times
 61. Clock to Output Times
 62. Minimum Clock to Output Times
 63. Board Trace Model Assignments
 64. Input Transition Times
 65. Slow Corner Signal Integrity Metrics
 66. Fast Corner Signal Integrity Metrics
 67. Setup Transfers
 68. Hold Transfers
 69. Report TCCS
 70. Report RSKM
 71. Unconstrained Paths
 72. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
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; TimeQuest Timing Analyzer Summary                                      ;
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; Quartus II Version ; Version 11.0 Build 157 04/27/2011 SJ Full Version ;
; Revision Name      ; i2c                                               ;
; Device Family      ; Cyclone III                                       ;
; Device Name        ; EP3C16Q240C8                                      ;
; Timing Models      ; Final                                             ;
; Delay Model        ; Combined                                          ;
; Rise/Fall Delays   ; Enabled                                           ;
+--------------------+---------------------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 2           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     1 processor            ; 100.0%      ;
;     2 processors           ; < 0.1%      ;
+----------------------------+-------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                          ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+
; Clock Name ; Type ; Period ; Frequency  ; Rise  ; Fall  ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+
; clk        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { clk } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+


+--------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary               ;
+------------+-----------------+------------+------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 184.33 MHz ; 184.33 MHz      ; clk        ;      ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-------------------------------------+
; Slow 1200mV 85C Model Setup Summary ;
+-------+--------+--------------------+
; Clock ; Slack  ; End Point TNS      ;
+-------+--------+--------------------+
; clk   ; -4.425 ; -152.924           ;
+-------+--------+--------------------+


+------------------------------------+
; Slow 1200mV 85C Model Hold Summary ;
+-------+-------+--------------------+
; Clock ; Slack ; End Point TNS      ;
+-------+-------+--------------------+
; clk   ; 0.454 ; 0.000              ;
+-------+-------+--------------------+


------------------------------------------
; Slow 1200mV 85C Model Recovery Summary ;
------------------------------------------
No paths to report.


-----------------------------------------
; Slow 1200mV 85C Model Removal Summary ;
-----------------------------------------
No paths to report.


+---------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
+-------+--------+----------------------------------+
; Clock ; Slack  ; End Point TNS                    ;
+-------+--------+----------------------------------+
; clk   ; -3.000 ; -104.116                         ;
+-------+--------+----------------------------------+


+------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'clk'                                                                               ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node        ; To Node        ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+
; -4.425 ; inner_state[0]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.070     ; 5.356      ;
; -4.314 ; sda_buf          ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.079     ; 5.236      ;
; -4.299 ; phase3           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.081     ; 5.219      ;
; -4.223 ; inner_state[1]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.080     ; 5.144      ;
; -4.185 ; phase0           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.081     ; 5.105      ;
; -4.141 ; phase1           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.081     ; 5.061      ;
; -4.082 ; cnt_delay[2]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 5.005      ;
; -4.081 ; cnt_delay[2]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 5.004      ;
; -3.993 ; inner_state[2]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.072     ; 4.922      ;
; -3.989 ; link             ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.069     ; 4.921      ;
; -3.951 ; inner_state[0]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.875      ;
; -3.951 ; inner_state[0]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.875      ;
; -3.902 ; cnt_delay[1]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.825      ;
; -3.901 ; cnt_delay[1]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.824      ;
; -3.864 ; cnt_delay[3]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.787      ;
; -3.863 ; cnt_delay[3]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.786      ;
; -3.783 ; cnt_delay[11]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.705      ;
; -3.782 ; cnt_delay[11]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.704      ;
; -3.677 ; cnt_delay[2]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.599      ;
; -3.677 ; cnt_delay[2]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.599      ;
; -3.664 ; cnt_delay[0]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.587      ;
; -3.663 ; cnt_delay[5]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.586      ;
; -3.663 ; cnt_delay[0]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.586      ;
; -3.662 ; cnt_delay[5]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.585      ;
; -3.645 ; inner_state[3]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.087     ; 4.559      ;
; -3.645 ; inner_state[3]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.087     ; 4.559      ;
; -3.635 ; inner_state[2]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.557      ;
; -3.635 ; inner_state[2]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.557      ;
; -3.603 ; phase3           ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.088     ; 4.516      ;
; -3.603 ; phase3           ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.088     ; 4.516      ;
; -3.592 ; cnt_delay[9]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.515      ;
; -3.591 ; cnt_delay[9]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.514      ;
; -3.583 ; cnt_delay[6]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.506      ;
; -3.582 ; cnt_delay[6]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.505      ;
; -3.578 ; i2c_state[2]     ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.072     ; 4.507      ;
; -3.545 ; cnt_delay[2]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.469      ;
; -3.543 ; cnt_delay[2]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.467      ;
; -3.542 ; cnt_delay[2]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.077     ; 4.466      ;
; -3.529 ; cnt_delay[4]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.452      ;
; -3.528 ; cnt_delay[4]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.451      ;
; -3.497 ; cnt_delay[1]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.419      ;
; -3.497 ; cnt_delay[1]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.419      ;
; -3.483 ; inner_state[0]   ; i2c_state[0]   ; clk          ; clk         ; 1.000        ; -0.077     ; 4.407      ;
; -3.460 ; inner_state[2]   ; link           ; clk          ; clk         ; 1.000        ; -0.082     ; 4.379      ;
; -3.459 ; cnt_delay[3]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.381      ;
; -3.459 ; cnt_delay[3]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.381      ;
; -3.457 ; i2c_state[0]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.379      ;
; -3.457 ; i2c_state[0]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.379      ;
; -3.442 ; i2c_state[0]     ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.072     ; 4.371      ;
; -3.390 ; inner_state[3]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.080     ; 4.311      ;
; -3.382 ; cnt_delay[7]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.305      ;
; -3.381 ; cnt_delay[7]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.304      ;
; -3.378 ; cnt_delay[11]    ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.080     ; 4.299      ;
; -3.378 ; cnt_delay[11]    ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.080     ; 4.299      ;
; -3.365 ; cnt_delay[1]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.289      ;
; -3.363 ; cnt_delay[1]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.287      ;
; -3.362 ; cnt_delay[1]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.077     ; 4.286      ;
; -3.353 ; phase3           ; link           ; clk          ; clk         ; 1.000        ; -0.091     ; 4.263      ;
; -3.333 ; inner_state[2]   ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.081     ; 4.253      ;
; -3.332 ; phase1           ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.088     ; 4.245      ;
; -3.332 ; phase1           ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.088     ; 4.245      ;
; -3.327 ; cnt_delay[3]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.251      ;
; -3.325 ; cnt_delay[3]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.249      ;
; -3.324 ; cnt_delay[3]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.077     ; 4.248      ;
; -3.301 ; inner_state[3]   ; link           ; clk          ; clk         ; 1.000        ; -0.090     ; 4.212      ;
; -3.298 ; phase1           ; link           ; clk          ; clk         ; 1.000        ; -0.091     ; 4.208      ;
; -3.296 ; cnt_delay[18]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.218      ;
; -3.295 ; cnt_delay[18]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.217      ;
; -3.289 ; cnt_delay[13]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.211      ;
; -3.288 ; cnt_delay[13]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.210      ;
; -3.282 ; main_state[1]    ; inner_state[3] ; clk          ; clk         ; 1.000        ; -0.071     ; 4.212      ;
; -3.282 ; main_state[1]    ; inner_state[1] ; clk          ; clk         ; 1.000        ; -0.071     ; 4.212      ;
; -3.277 ; main_state[1]    ; inner_state[2] ; clk          ; clk         ; 1.000        ; -0.079     ; 4.199      ;
; -3.265 ; i2c_state[1]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.076     ; 4.190      ;
; -3.265 ; i2c_state[1]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.076     ; 4.190      ;
; -3.260 ; inner_state[1]   ; link           ; clk          ; clk         ; 1.000        ; -0.090     ; 4.171      ;
; -3.259 ; cnt_delay[0]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.181      ;
; -3.259 ; cnt_delay[0]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.181      ;
; -3.258 ; cnt_delay[5]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.180      ;
; -3.258 ; cnt_delay[5]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.180      ;
; -3.246 ; cnt_delay[11]    ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.169      ;
; -3.244 ; cnt_delay[11]    ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.167      ;
; -3.243 ; cnt_delay[11]    ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.078     ; 4.166      ;
; -3.238 ; writeData_reg[0] ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.073     ; 4.166      ;
; -3.225 ; sda_buf          ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.086     ; 4.140      ;
; -3.225 ; sda_buf          ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.086     ; 4.140      ;
; -3.210 ; cnt_delay[15]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.132      ;
; -3.209 ; cnt_delay[15]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.131      ;
; -3.201 ; cnt_delay[17]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.123      ;
; -3.200 ; cnt_delay[17]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 4.122      ;
; -3.191 ; inner_state[2]   ; i2c_state[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.113      ;
; -3.190 ; inner_state[1]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.087     ; 4.104      ;
; -3.190 ; inner_state[1]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.087     ; 4.104      ;
; -3.187 ; cnt_delay[9]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.109      ;
; -3.187 ; cnt_delay[9]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.109      ;
; -3.178 ; cnt_delay[6]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.100      ;
; -3.178 ; cnt_delay[6]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.079     ; 4.100      ;
; -3.173 ; inner_state[1]   ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.089     ; 4.085      ;
; -3.127 ; cnt_delay[0]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.051      ;
; -3.126 ; cnt_delay[5]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.050      ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'clk'                                                                               ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node       ; To Node         ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+
; 0.454 ; phase3          ; phase3          ; clk          ; clk         ; 0.000        ; 0.080      ; 0.746      ;
; 0.455 ; i2c_state[2]    ; i2c_state[2]    ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; main_state[1]   ; main_state[1]   ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; main_state[0]   ; main_state[0]   ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; i2c_state[0]    ; i2c_state[0]    ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; i2c_state[1]    ; i2c_state[1]    ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; inner_state[2]  ; inner_state[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; start_delaycnt  ; start_delaycnt  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.455 ; phase1          ; phase1          ; clk          ; clk         ; 0.000        ; 0.079      ; 0.746      ;
; 0.466 ; cnt_scan[0]     ; cnt_scan[0]     ; clk          ; clk         ; 0.000        ; 0.080      ; 0.758      ;
; 0.466 ; phase0          ; phase0          ; clk          ; clk         ; 0.000        ; 0.080      ; 0.758      ;
; 0.466 ; en_xhdl3[0]     ; en_xhdl3[0]     ; clk          ; clk         ; 0.000        ; 0.080      ; 0.758      ;
; 0.467 ; phase2          ; phase2          ; clk          ; clk         ; 0.000        ; 0.079      ; 0.758      ;
; 0.509 ; readData_reg[5] ; readData_reg[6] ; clk          ; clk         ; 0.000        ; 0.080      ; 0.801      ;
; 0.511 ; readData_reg[1] ; readData_reg[2] ; clk          ; clk         ; 0.000        ; 0.080      ; 0.803      ;
; 0.511 ; readData_reg[2] ; readData_reg[3] ; clk          ; clk         ; 0.000        ; 0.080      ; 0.803      ;
; 0.512 ; readData_reg[4] ; readData_reg[5] ; clk          ; clk         ; 0.000        ; 0.080      ; 0.804      ;
; 0.513 ; readData_reg[0] ; readData_reg[1] ; clk          ; clk         ; 0.000        ; 0.080      ; 0.805      ;
; 0.573 ; main_state[1]   ; i2c_state[0]    ; clk          ; clk         ; 0.000        ; 0.079      ; 0.864      ;
; 0.650 ; readData_reg[3] ; readData_reg[4] ; clk          ; clk         ; 0.000        ; 0.080      ; 0.942      ;
; 0.708 ; readData_reg[6] ; readData_reg[7] ; clk          ; clk         ; 0.000        ; 0.080      ; 1.000      ;
; 0.745 ; cnt_delay[5]    ; cnt_delay[5]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.036      ;
; 0.745 ; cnt_delay[9]    ; cnt_delay[9]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.036      ;
; 0.745 ; cnt_delay[7]    ; cnt_delay[7]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.036      ;
; 0.747 ; cnt_scan[2]     ; cnt_scan[2]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.039      ;
; 0.747 ; cnt_scan[3]     ; cnt_scan[3]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.039      ;
; 0.747 ; cnt_scan[6]     ; cnt_scan[6]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.039      ;
; 0.747 ; cnt_delay[15]   ; cnt_delay[15]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.038      ;
; 0.748 ; cnt_scan[4]     ; cnt_scan[4]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.040      ;
; 0.748 ; cnt_delay[3]    ; cnt_delay[3]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.039      ;
; 0.748 ; cnt_delay[1]    ; cnt_delay[1]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.039      ;
; 0.749 ; cnt_scan[5]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.041      ;
; 0.749 ; cnt_scan[8]     ; cnt_scan[8]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.041      ;
; 0.749 ; cnt_delay[17]   ; cnt_delay[17]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.040      ;
; 0.749 ; cnt_delay[6]    ; cnt_delay[6]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.040      ;
; 0.750 ; cnt_scan[9]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.042      ;
; 0.750 ; cnt_scan[11]    ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.080      ; 1.042      ;
; 0.750 ; cnt_delay[4]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.041      ;
; 0.750 ; cnt_delay[14]   ; cnt_delay[14]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.041      ;
; 0.750 ; cnt_delay[16]   ; cnt_delay[16]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.041      ;
; 0.751 ; cnt_scan[7]     ; cnt_scan[7]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.043      ;
; 0.751 ; clk_div[7]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.042      ;
; 0.759 ; clk_div[4]      ; clk_div[4]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.050      ;
; 0.760 ; clk_div[3]      ; clk_div[3]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.051      ;
; 0.763 ; cnt_delay[11]   ; cnt_delay[11]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.054      ;
; 0.764 ; cnt_scan[10]    ; cnt_scan[10]    ; clk          ; clk         ; 0.000        ; 0.080      ; 1.056      ;
; 0.766 ; cnt_delay[2]    ; cnt_delay[2]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.057      ;
; 0.794 ; cnt_scan[0]     ; cnt_scan[1]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.086      ;
; 0.847 ; main_state[0]   ; i2c_state[0]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.138      ;
; 0.889 ; cnt_delay[19]   ; cnt_delay[19]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.180      ;
; 0.916 ; scl_xhdl1       ; scl_xhdl1       ; clk          ; clk         ; 0.000        ; 0.079      ; 1.207      ;
; 0.925 ; main_state[1]   ; scl_xhdl1       ; clk          ; clk         ; 0.000        ; 0.079      ; 1.216      ;
; 0.943 ; clk_div[4]      ; phase2          ; clk          ; clk         ; 0.000        ; 0.079      ; 1.234      ;
; 1.033 ; cnt_scan[1]     ; cnt_scan[1]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.325      ;
; 1.047 ; clk_div[6]      ; phase2          ; clk          ; clk         ; 0.000        ; 0.079      ; 1.338      ;
; 1.050 ; i2c_state[0]    ; i2c_state[2]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.341      ;
; 1.068 ; main_state[1]   ; inner_state[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.359      ;
; 1.090 ; main_state[0]   ; scl_xhdl1       ; clk          ; clk         ; 0.000        ; 0.079      ; 1.381      ;
; 1.100 ; cnt_delay[5]    ; cnt_delay[6]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.391      ;
; 1.101 ; cnt_scan[2]     ; cnt_scan[3]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.393      ;
; 1.102 ; cnt_scan[4]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.394      ;
; 1.102 ; cnt_delay[3]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.393      ;
; 1.102 ; cnt_delay[15]   ; cnt_delay[16]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.393      ;
; 1.102 ; cnt_scan[6]     ; cnt_scan[7]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.394      ;
; 1.102 ; clk_div[2]      ; clk_div[3]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.393      ;
; 1.102 ; cnt_delay[1]    ; cnt_delay[2]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.393      ;
; 1.103 ; cnt_scan[8]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.395      ;
; 1.108 ; cnt_scan[3]     ; cnt_scan[4]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.400      ;
; 1.110 ; cnt_delay[6]    ; cnt_delay[7]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.401      ;
; 1.110 ; cnt_scan[5]     ; cnt_scan[6]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.402      ;
; 1.111 ; cnt_delay[4]    ; cnt_delay[5]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.402      ;
; 1.111 ; cnt_delay[14]   ; cnt_delay[15]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.402      ;
; 1.111 ; cnt_delay[0]    ; cnt_delay[1]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.402      ;
; 1.111 ; cnt_delay[16]   ; cnt_delay[17]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.402      ;
; 1.111 ; cnt_scan[9]     ; cnt_scan[10]    ; clk          ; clk         ; 0.000        ; 0.080      ; 1.403      ;
; 1.112 ; clk_div[6]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.403      ;
; 1.112 ; cnt_scan[7]     ; cnt_scan[8]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.404      ;
; 1.117 ; cnt_scan[3]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.409      ;
; 1.118 ; clk_div[3]      ; clk_div[2]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.409      ;
; 1.118 ; cnt_scan[10]    ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.080      ; 1.410      ;
; 1.119 ; cnt_scan[5]     ; cnt_scan[7]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.411      ;
; 1.120 ; cnt_delay[13]   ; cnt_delay[14]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.411      ;
; 1.120 ; cnt_delay[4]    ; cnt_delay[6]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.411      ;
; 1.120 ; cnt_delay[14]   ; cnt_delay[16]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.411      ;
; 1.120 ; cnt_delay[0]    ; cnt_delay[2]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.411      ;
; 1.120 ; cnt_scan[9]     ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.080      ; 1.412      ;
; 1.121 ; clk_div[3]      ; clk_div[4]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.412      ;
; 1.121 ; cnt_scan[7]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.413      ;
; 1.127 ; cnt_delay[2]    ; cnt_delay[3]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.418      ;
; 1.128 ; clk_div[5]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.419      ;
; 1.130 ; main_state[1]   ; i2c_state[2]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.421      ;
; 1.130 ; cnt_delay[8]    ; cnt_delay[9]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.421      ;
; 1.136 ; cnt_delay[2]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.427      ;
; 1.137 ; cnt_scan[0]     ; cnt_scan[2]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.429      ;
; 1.141 ; inner_state[1]  ; inner_state[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.432      ;
; 1.146 ; cnt_scan[0]     ; cnt_scan[3]     ; clk          ; clk         ; 0.000        ; 0.080      ; 1.438      ;
; 1.152 ; cnt_delay[0]    ; cnt_delay[0]    ; clk          ; clk         ; 0.000        ; 0.079      ; 1.443      ;
; 1.157 ; clk_div[5]      ; clk_div[5]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.448      ;
; 1.157 ; clk_div[6]      ; clk_div[6]      ; clk          ; clk         ; 0.000        ; 0.079      ; 1.448      ;
; 1.165 ; cnt_delay[18]   ; cnt_delay[18]   ; clk          ; clk         ; 0.000        ; 0.079      ; 1.456      ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'clk'                                                 ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+
; Slack  ; Actual Width ; Required Width ; Type            ; Clock ; Clock Edge ; Target           ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate       ; clk   ; Rise       ; clk              ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[2]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[3]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[4]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[5]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[6]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[7]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[0]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[10]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[11]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[12]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[13]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[14]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[15]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[16]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[17]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[18]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[19]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[1]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[2]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[3]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[4]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[5]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[6]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[7]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[8]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[9]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[0]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[10]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[11]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[1]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[2]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[3]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[4]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[5]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[6]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[7]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[8]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[9]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; en_xhdl3[0]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state[0]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state[1]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state[2]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[0]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[1]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[2]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[3]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; link             ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state[0]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state[1]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase0           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase1           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase2           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase3           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[0]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[1]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[2]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[3]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[4]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[5]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[6]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[7]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; scl_xhdl1        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; sda_buf          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; start_delaycnt   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[0] ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[1] ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[2] ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[3] ;
; 0.258  ; 0.446        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state[1]   ;
; 0.258  ; 0.446        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state[3]   ;
; 0.258  ; 0.446        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; phase0           ;
; 0.258  ; 0.446        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; phase1           ;
; 0.258  ; 0.446        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; phase3           ;
; 0.258  ; 0.446        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; sda_buf          ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; clk_div[2]       ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; clk_div[3]       ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; clk_div[4]       ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; clk_div[5]       ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; clk_div[6]       ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; clk_div[7]       ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[0]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[10]     ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[11]     ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[1]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[2]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[3]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[4]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[5]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[6]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[7]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[8]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[9]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; en_xhdl3[0]      ;
; 0.259  ; 0.447        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; phase2           ;
; 0.262  ; 0.450        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[0]     ;
; 0.262  ; 0.450        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[11]    ;
; 0.262  ; 0.450        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[13]    ;
; 0.262  ; 0.450        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[14]    ;
; 0.262  ; 0.450        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[15]    ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 2.863 ; 3.209 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 2.499 ; 2.902 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 2.863 ; 3.209 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 2.662 ; 3.019 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 2.848 ; 3.154 ; Rise       ; clk             ;
; rd_input    ; clk        ; 5.450 ; 5.494 ; Rise       ; clk             ;
; sda         ; clk        ; 6.537 ; 6.782 ; Rise       ; clk             ;
; wr_input    ; clk        ; 5.775 ; 5.836 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -1.987 ; -2.389 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -1.987 ; -2.389 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -2.364 ; -2.699 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -2.140 ; -2.499 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -2.334 ; -2.618 ; Rise       ; clk             ;
; rd_input    ; clk        ; -4.081 ; -4.267 ; Rise       ; clk             ;
; sda         ; clk        ; -2.137 ; -2.388 ; Rise       ; clk             ;
; wr_input    ; clk        ; -3.691 ; -3.970 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Clock to Output Times                                                      ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.418  ; 7.969  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.418  ; 7.969  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 7.565  ; 7.963  ; Rise       ; clk             ;
; scl          ; clk        ; 7.317  ; 7.601  ; Rise       ; clk             ;
; sda          ; clk        ; 8.833  ; 9.260  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 13.114 ; 12.442 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 10.466 ; 10.008 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 12.310 ; 11.641 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 10.280 ; 9.913  ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 10.880 ; 10.454 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 11.011 ; 10.535 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 13.114 ; 12.442 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 11.279 ; 11.108 ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Minimum Clock to Output Times                                              ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 7.389  ; 7.778  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.216  ; 7.778  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 7.389  ; 7.778  ; Rise       ; clk             ;
; scl          ; clk        ; 7.143  ; 7.421  ; Rise       ; clk             ;
; sda          ; clk        ; 8.598  ; 9.014  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 8.050  ; 7.699  ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 8.305  ; 7.903  ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 10.121 ; 9.515  ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 8.050  ; 7.699  ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 8.688  ; 8.277  ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 8.800  ; 8.385  ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 10.901 ; 10.235 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 9.203  ; 8.767  ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Output Enable Times                                                   ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 7.805 ; 7.805 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Output Enable Times                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 7.091 ; 7.137 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Output Disable Times                                                          ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 7.458     ; 7.718     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                  ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 7.007     ; 7.007     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


----------------------------------------------
; Slow 1200mV 85C Model Metastability Report ;
----------------------------------------------
No synchronizer chains to report.


+--------------------------------------------------+
; Slow 1200mV 0C Model Fmax Summary                ;
+------------+-----------------+------------+------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 194.63 MHz ; 194.63 MHz      ; clk        ;      ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+------------------------------------+
; Slow 1200mV 0C Model Setup Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; clk   ; -4.138 ; -136.826          ;
+-------+--------+-------------------+


+-----------------------------------+
; Slow 1200mV 0C Model Hold Summary ;
+-------+-------+-------------------+
; Clock ; Slack ; End Point TNS     ;
+-------+-------+-------------------+
; clk   ; 0.403 ; 0.000             ;
+-------+-------+-------------------+


-----------------------------------------
; Slow 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Slow 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
+-------+--------+---------------------------------+
; Clock ; Slack  ; End Point TNS                   ;
+-------+--------+---------------------------------+
; clk   ; -3.000 ; -104.116                        ;
+-------+--------+---------------------------------+


+------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'clk'                                                                                ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node        ; To Node        ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+
; -4.138 ; inner_state[0]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.062     ; 5.078      ;
; -4.014 ; phase3           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.072     ; 4.944      ;
; -3.959 ; sda_buf          ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.071     ; 4.890      ;
; -3.956 ; inner_state[1]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.071     ; 4.887      ;
; -3.844 ; phase0           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.072     ; 4.774      ;
; -3.794 ; phase1           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.073     ; 4.723      ;
; -3.740 ; cnt_delay[2]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.673      ;
; -3.740 ; cnt_delay[2]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.673      ;
; -3.717 ; link             ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.061     ; 4.658      ;
; -3.713 ; inner_state[2]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.064     ; 4.651      ;
; -3.588 ; cnt_delay[1]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.521      ;
; -3.588 ; cnt_delay[1]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.521      ;
; -3.586 ; inner_state[0]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.068     ; 4.520      ;
; -3.585 ; inner_state[0]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.068     ; 4.519      ;
; -3.550 ; cnt_delay[3]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.483      ;
; -3.550 ; cnt_delay[3]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.483      ;
; -3.465 ; cnt_delay[11]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 4.396      ;
; -3.465 ; cnt_delay[11]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 4.396      ;
; -3.385 ; cnt_delay[0]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.318      ;
; -3.385 ; cnt_delay[0]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.318      ;
; -3.382 ; cnt_delay[5]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.315      ;
; -3.382 ; cnt_delay[5]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.315      ;
; -3.376 ; inner_state[2]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.070     ; 4.308      ;
; -3.375 ; inner_state[2]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.070     ; 4.307      ;
; -3.369 ; cnt_delay[2]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 4.301      ;
; -3.369 ; cnt_delay[2]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 4.301      ;
; -3.323 ; inner_state[3]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.248      ;
; -3.322 ; inner_state[3]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.077     ; 4.247      ;
; -3.312 ; i2c_state[2]     ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.064     ; 4.250      ;
; -3.298 ; cnt_delay[9]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.231      ;
; -3.298 ; cnt_delay[9]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.231      ;
; -3.294 ; phase3           ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.218      ;
; -3.293 ; phase3           ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.078     ; 4.217      ;
; -3.290 ; cnt_delay[6]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.223      ;
; -3.290 ; cnt_delay[6]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.223      ;
; -3.255 ; cnt_delay[4]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.188      ;
; -3.255 ; cnt_delay[4]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.188      ;
; -3.252 ; cnt_delay[2]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.067     ; 4.187      ;
; -3.249 ; cnt_delay[2]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.067     ; 4.184      ;
; -3.249 ; cnt_delay[2]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.067     ; 4.184      ;
; -3.243 ; i2c_state[0]     ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.064     ; 4.181      ;
; -3.228 ; inner_state[0]   ; i2c_state[0]   ; clk          ; clk         ; 1.000        ; -0.068     ; 4.162      ;
; -3.217 ; cnt_delay[1]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 4.149      ;
; -3.217 ; cnt_delay[1]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 4.149      ;
; -3.179 ; cnt_delay[3]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 4.111      ;
; -3.179 ; cnt_delay[3]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 4.111      ;
; -3.170 ; inner_state[2]   ; link           ; clk          ; clk         ; 1.000        ; -0.073     ; 4.099      ;
; -3.170 ; inner_state[3]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.071     ; 4.101      ;
; -3.160 ; i2c_state[0]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.070     ; 4.092      ;
; -3.159 ; i2c_state[0]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.070     ; 4.091      ;
; -3.129 ; phase3           ; link           ; clk          ; clk         ; 1.000        ; -0.081     ; 4.050      ;
; -3.122 ; cnt_delay[7]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.055      ;
; -3.122 ; cnt_delay[7]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.069     ; 4.055      ;
; -3.100 ; cnt_delay[1]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.067     ; 4.035      ;
; -3.097 ; cnt_delay[1]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.067     ; 4.032      ;
; -3.097 ; cnt_delay[1]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.067     ; 4.032      ;
; -3.094 ; cnt_delay[11]    ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.072     ; 4.024      ;
; -3.094 ; cnt_delay[11]    ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.072     ; 4.024      ;
; -3.092 ; inner_state[2]   ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.072     ; 4.022      ;
; -3.072 ; phase1           ; link           ; clk          ; clk         ; 1.000        ; -0.082     ; 3.992      ;
; -3.064 ; cnt_delay[18]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.995      ;
; -3.064 ; cnt_delay[18]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.995      ;
; -3.063 ; cnt_delay[13]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.994      ;
; -3.063 ; cnt_delay[13]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.994      ;
; -3.062 ; cnt_delay[3]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.067     ; 3.997      ;
; -3.059 ; cnt_delay[3]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.067     ; 3.994      ;
; -3.059 ; cnt_delay[3]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.067     ; 3.994      ;
; -3.037 ; sda_buf          ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.077     ; 3.962      ;
; -3.036 ; sda_buf          ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.077     ; 3.961      ;
; -3.020 ; phase1           ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 3.943      ;
; -3.019 ; phase1           ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 3.942      ;
; -3.014 ; cnt_delay[0]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.946      ;
; -3.014 ; cnt_delay[0]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.946      ;
; -3.011 ; cnt_delay[5]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.943      ;
; -3.011 ; cnt_delay[5]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.943      ;
; -2.977 ; cnt_delay[11]    ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.069     ; 3.910      ;
; -2.974 ; cnt_delay[11]    ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.069     ; 3.907      ;
; -2.974 ; cnt_delay[11]    ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.069     ; 3.907      ;
; -2.973 ; i2c_state[1]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.067     ; 3.908      ;
; -2.973 ; inner_state[1]   ; link           ; clk          ; clk         ; 1.000        ; -0.080     ; 3.895      ;
; -2.972 ; i2c_state[1]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.067     ; 3.907      ;
; -2.971 ; inner_state[3]   ; link           ; clk          ; clk         ; 1.000        ; -0.080     ; 3.893      ;
; -2.970 ; writeData_reg[0] ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.066     ; 3.906      ;
; -2.951 ; main_state[1]    ; inner_state[3] ; clk          ; clk         ; 1.000        ; -0.063     ; 3.890      ;
; -2.951 ; main_state[1]    ; inner_state[1] ; clk          ; clk         ; 1.000        ; -0.063     ; 3.890      ;
; -2.938 ; main_state[1]    ; inner_state[2] ; clk          ; clk         ; 1.000        ; -0.070     ; 3.870      ;
; -2.936 ; inner_state[1]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.077     ; 3.861      ;
; -2.935 ; inner_state[1]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.077     ; 3.860      ;
; -2.934 ; inner_state[1]   ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.079     ; 3.857      ;
; -2.927 ; cnt_delay[9]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.859      ;
; -2.927 ; cnt_delay[9]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.859      ;
; -2.919 ; cnt_delay[6]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.851      ;
; -2.919 ; cnt_delay[6]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.070     ; 3.851      ;
; -2.907 ; cnt_delay[15]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.838      ;
; -2.907 ; cnt_delay[15]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.838      ;
; -2.899 ; cnt_delay[17]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.830      ;
; -2.899 ; cnt_delay[17]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 3.830      ;
; -2.897 ; cnt_delay[0]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.067     ; 3.832      ;
; -2.894 ; cnt_delay[5]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.067     ; 3.829      ;
; -2.894 ; cnt_delay[0]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.067     ; 3.829      ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'clk'                                                                                ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node       ; To Node         ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+
; 0.403 ; phase3          ; phase3          ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; phase1          ; phase1          ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.404 ; i2c_state[2]    ; i2c_state[2]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.404 ; main_state[1]   ; main_state[1]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.404 ; main_state[0]   ; main_state[0]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.404 ; i2c_state[0]    ; i2c_state[0]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.404 ; i2c_state[1]    ; i2c_state[1]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.404 ; inner_state[2]  ; inner_state[2]  ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.404 ; start_delaycnt  ; start_delaycnt  ; clk          ; clk         ; 0.000        ; 0.070      ; 0.669      ;
; 0.418 ; cnt_scan[0]     ; cnt_scan[0]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.418 ; phase0          ; phase0          ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.418 ; phase2          ; phase2          ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.418 ; en_xhdl3[0]     ; en_xhdl3[0]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.479 ; readData_reg[2] ; readData_reg[3] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.744      ;
; 0.480 ; readData_reg[5] ; readData_reg[6] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.745      ;
; 0.480 ; readData_reg[4] ; readData_reg[5] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.745      ;
; 0.481 ; readData_reg[1] ; readData_reg[2] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.746      ;
; 0.482 ; readData_reg[0] ; readData_reg[1] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.747      ;
; 0.530 ; main_state[1]   ; i2c_state[0]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.795      ;
; 0.609 ; readData_reg[3] ; readData_reg[4] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.874      ;
; 0.657 ; readData_reg[6] ; readData_reg[7] ; clk          ; clk         ; 0.000        ; 0.070      ; 0.922      ;
; 0.694 ; cnt_delay[5]    ; cnt_delay[5]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.959      ;
; 0.694 ; cnt_delay[7]    ; cnt_delay[7]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.959      ;
; 0.695 ; cnt_delay[9]    ; cnt_delay[9]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.960      ;
; 0.696 ; cnt_scan[2]     ; cnt_scan[2]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.696 ; cnt_scan[3]     ; cnt_scan[3]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.696 ; cnt_scan[5]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.696 ; cnt_scan[6]     ; cnt_scan[6]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.697 ; cnt_scan[8]     ; cnt_scan[8]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.963      ;
; 0.697 ; cnt_delay[15]   ; cnt_delay[15]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.962      ;
; 0.697 ; cnt_delay[16]   ; cnt_delay[16]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.962      ;
; 0.698 ; cnt_scan[4]     ; cnt_scan[4]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.964      ;
; 0.698 ; clk_div[7]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.071      ; 0.964      ;
; 0.698 ; cnt_delay[3]    ; cnt_delay[3]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.963      ;
; 0.698 ; cnt_delay[1]    ; cnt_delay[1]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.963      ;
; 0.699 ; cnt_scan[11]    ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.071      ; 0.965      ;
; 0.699 ; cnt_delay[17]   ; cnt_delay[17]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.964      ;
; 0.700 ; cnt_delay[4]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.965      ;
; 0.700 ; cnt_delay[6]    ; cnt_delay[6]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.965      ;
; 0.701 ; cnt_delay[14]   ; cnt_delay[14]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.966      ;
; 0.702 ; cnt_scan[7]     ; cnt_scan[7]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.968      ;
; 0.702 ; cnt_scan[9]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.968      ;
; 0.704 ; clk_div[4]      ; clk_div[4]      ; clk          ; clk         ; 0.000        ; 0.071      ; 0.970      ;
; 0.709 ; clk_div[3]      ; clk_div[3]      ; clk          ; clk         ; 0.000        ; 0.071      ; 0.975      ;
; 0.709 ; cnt_delay[11]   ; cnt_delay[11]   ; clk          ; clk         ; 0.000        ; 0.070      ; 0.974      ;
; 0.711 ; cnt_scan[10]    ; cnt_scan[10]    ; clk          ; clk         ; 0.000        ; 0.071      ; 0.977      ;
; 0.714 ; cnt_delay[2]    ; cnt_delay[2]    ; clk          ; clk         ; 0.000        ; 0.070      ; 0.979      ;
; 0.742 ; cnt_scan[0]     ; cnt_scan[1]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.008      ;
; 0.798 ; main_state[0]   ; i2c_state[0]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.063      ;
; 0.811 ; cnt_delay[19]   ; cnt_delay[19]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.076      ;
; 0.841 ; scl_xhdl1       ; scl_xhdl1       ; clk          ; clk         ; 0.000        ; 0.070      ; 1.106      ;
; 0.855 ; main_state[1]   ; scl_xhdl1       ; clk          ; clk         ; 0.000        ; 0.070      ; 1.120      ;
; 0.865 ; clk_div[4]      ; phase2          ; clk          ; clk         ; 0.000        ; 0.071      ; 1.131      ;
; 0.920 ; cnt_scan[1]     ; cnt_scan[1]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.186      ;
; 0.933 ; i2c_state[0]    ; i2c_state[2]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.198      ;
; 0.959 ; clk_div[6]      ; phase2          ; clk          ; clk         ; 0.000        ; 0.071      ; 1.225      ;
; 0.992 ; main_state[1]   ; inner_state[2]  ; clk          ; clk         ; 0.000        ; 0.070      ; 1.257      ;
; 1.015 ; cnt_scan[5]     ; cnt_scan[6]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.281      ;
; 1.015 ; cnt_scan[3]     ; cnt_scan[4]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.281      ;
; 1.016 ; cnt_delay[5]    ; cnt_delay[6]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.281      ;
; 1.016 ; cnt_delay[16]   ; cnt_delay[17]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.281      ;
; 1.018 ; cnt_scan[6]     ; cnt_scan[7]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.284      ;
; 1.019 ; cnt_delay[6]    ; cnt_delay[7]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.284      ;
; 1.019 ; cnt_delay[15]   ; cnt_delay[16]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.284      ;
; 1.019 ; clk_div[2]      ; clk_div[3]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.285      ;
; 1.019 ; cnt_delay[4]    ; cnt_delay[5]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.284      ;
; 1.020 ; cnt_scan[2]     ; cnt_scan[3]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.286      ;
; 1.020 ; cnt_delay[14]   ; cnt_delay[15]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.285      ;
; 1.020 ; cnt_delay[0]    ; cnt_delay[1]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.285      ;
; 1.021 ; cnt_scan[7]     ; cnt_scan[8]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.287      ;
; 1.021 ; cnt_scan[8]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.287      ;
; 1.021 ; cnt_scan[9]     ; cnt_scan[10]    ; clk          ; clk         ; 0.000        ; 0.071      ; 1.287      ;
; 1.022 ; cnt_scan[4]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.288      ;
; 1.022 ; cnt_delay[3]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.287      ;
; 1.022 ; cnt_delay[1]    ; cnt_delay[2]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.287      ;
; 1.023 ; clk_div[3]      ; clk_div[2]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.289      ;
; 1.028 ; clk_div[3]      ; clk_div[4]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.294      ;
; 1.030 ; cnt_scan[5]     ; cnt_scan[7]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.296      ;
; 1.030 ; cnt_scan[3]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.296      ;
; 1.031 ; cnt_delay[2]    ; cnt_delay[3]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.296      ;
; 1.031 ; main_state[0]   ; scl_xhdl1       ; clk          ; clk         ; 0.000        ; 0.070      ; 1.296      ;
; 1.033 ; cnt_delay[8]    ; cnt_delay[9]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.298      ;
; 1.033 ; clk_div[6]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.299      ;
; 1.034 ; cnt_delay[4]    ; cnt_delay[6]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.299      ;
; 1.035 ; cnt_scan[10]    ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.071      ; 1.301      ;
; 1.035 ; cnt_delay[14]   ; cnt_delay[16]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.300      ;
; 1.035 ; cnt_delay[0]    ; cnt_delay[2]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.300      ;
; 1.036 ; cnt_delay[13]   ; cnt_delay[14]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.301      ;
; 1.036 ; cnt_scan[7]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.302      ;
; 1.036 ; cnt_scan[9]     ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.071      ; 1.302      ;
; 1.042 ; cnt_scan[0]     ; cnt_scan[2]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.308      ;
; 1.042 ; clk_div[5]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.308      ;
; 1.048 ; cnt_delay[2]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.313      ;
; 1.057 ; cnt_scan[0]     ; cnt_scan[3]     ; clk          ; clk         ; 0.000        ; 0.071      ; 1.323      ;
; 1.066 ; cnt_delay[0]    ; cnt_delay[0]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.331      ;
; 1.069 ; inner_state[1]  ; inner_state[3]  ; clk          ; clk         ; 0.000        ; 0.070      ; 1.334      ;
; 1.076 ; clk_div[5]      ; clk_div[5]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.342      ;
; 1.077 ; clk_div[6]      ; clk_div[6]      ; clk          ; clk         ; 0.000        ; 0.071      ; 1.343      ;
; 1.079 ; cnt_delay[18]   ; cnt_delay[18]   ; clk          ; clk         ; 0.000        ; 0.070      ; 1.344      ;
; 1.081 ; cnt_delay[8]    ; cnt_delay[8]    ; clk          ; clk         ; 0.000        ; 0.070      ; 1.346      ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'clk'                                                  ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+
; Slack  ; Actual Width ; Required Width ; Type            ; Clock ; Clock Edge ; Target           ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate       ; clk   ; Rise       ; clk              ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[2]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[3]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[4]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[5]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[6]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[7]       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[0]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[10]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[11]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[12]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[13]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[14]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[15]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[16]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[17]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[18]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[19]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[1]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[2]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[3]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[4]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[5]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[6]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[7]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[8]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[9]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[0]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[10]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[11]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[1]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[2]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[3]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[4]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[5]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[6]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[7]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[8]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[9]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; en_xhdl3[0]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state[0]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state[1]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state[2]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[0]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[1]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[2]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state[3]   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; link             ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state[0]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state[1]    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase0           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase1           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase2           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase3           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[0]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[1]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[2]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[3]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[4]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[5]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[6]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[7]  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; scl_xhdl1        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; sda_buf          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; start_delaycnt   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[0] ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[1] ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[2] ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[3] ;
; 0.255  ; 0.439        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase0           ;
; 0.255  ; 0.439        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase3           ;
; 0.255  ; 0.439        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; sda_buf          ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[2]       ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[3]       ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[4]       ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[5]       ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[6]       ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[7]       ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[0]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[10]     ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[11]     ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[1]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[2]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[3]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[4]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[5]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[6]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[7]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[8]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[9]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; en_xhdl3[0]      ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state[1]   ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state[3]   ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase1           ;
; 0.256  ; 0.440        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase2           ;
; 0.257  ; 0.441        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[0]     ;
; 0.257  ; 0.441        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[1]     ;
; 0.257  ; 0.441        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[2]     ;
; 0.257  ; 0.441        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[3]     ;
; 0.257  ; 0.441        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[4]     ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 2.606 ; 2.758 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 2.238 ; 2.492 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 2.606 ; 2.758 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 2.386 ; 2.607 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 2.594 ; 2.690 ; Rise       ; clk             ;
; rd_input    ; clk        ; 5.060 ; 4.853 ; Rise       ; clk             ;
; sda         ; clk        ; 6.133 ; 5.981 ; Rise       ; clk             ;
; wr_input    ; clk        ; 5.361 ; 5.157 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -1.779 ; -2.036 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -1.779 ; -2.036 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -2.157 ; -2.308 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -1.919 ; -2.146 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -2.131 ; -2.218 ; Rise       ; clk             ;
; rd_input    ; clk        ; -3.803 ; -3.700 ; Rise       ; clk             ;
; sda         ; clk        ; -1.942 ; -2.031 ; Rise       ; clk             ;
; wr_input    ; clk        ; -3.373 ; -3.498 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Clock to Output Times                                                      ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.088  ; 7.659  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.088  ; 7.499  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 7.140  ; 7.659  ; Rise       ; clk             ;
; scl          ; clk        ; 6.876  ; 7.288  ; Rise       ; clk             ;
; sda          ; clk        ; 8.299  ; 8.831  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 12.663 ; 11.886 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 10.104 ; 9.468  ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 11.937 ; 11.105 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 9.908  ; 9.403  ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 10.485 ; 9.903  ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 10.600 ; 9.947  ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 12.663 ; 11.886 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 10.747 ; 10.618 ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+---------------------------------------------------------------------------+
; Minimum Clock to Output Times                                             ;
+--------------+------------+--------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+-------+------------+-----------------+
; en[*]        ; clk        ; 6.984  ; 7.329 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 7.901  ; 7.329 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 6.984  ; 7.489 ; Rise       ; clk             ;
; scl          ; clk        ; 6.721  ; 7.123 ; Rise       ; clk             ;
; sda          ; clk        ; 8.086  ; 8.603 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 7.729  ; 7.238 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 7.991  ; 7.422 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 9.799  ; 9.055 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 7.729  ; 7.238 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 8.348  ; 7.768 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 8.443  ; 7.861 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 10.533 ; 9.723 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 8.814  ; 8.228 ; Rise       ; clk             ;
+--------------+------------+--------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Output Enable Times                                                   ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 7.117 ; 7.117 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Output Enable Times                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 6.629 ; 6.629 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Output Disable Times                                                          ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 6.799     ; 6.898     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                  ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 6.419     ; 6.550     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


---------------------------------------------
; Slow 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+------------------------------------+
; Fast 1200mV 0C Model Setup Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; clk   ; -1.293 ; -28.427           ;
+-------+--------+-------------------+


+-----------------------------------+
; Fast 1200mV 0C Model Hold Summary ;
+-------+-------+-------------------+
; Clock ; Slack ; End Point TNS     ;
+-------+-------+-------------------+
; clk   ; 0.187 ; 0.000             ;
+-------+-------+-------------------+


-----------------------------------------
; Fast 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Fast 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
+-------+--------+---------------------------------+
; Clock ; Slack  ; End Point TNS                   ;
+-------+--------+---------------------------------+
; clk   ; -3.000 ; -90.779                         ;
+-------+--------+---------------------------------+


+------------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'clk'                                                                                ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node        ; To Node        ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+
; -1.293 ; inner_state[0]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.031     ; 2.249      ;
; -1.252 ; sda_buf          ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.035     ; 2.204      ;
; -1.224 ; phase3           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.036     ; 2.175      ;
; -1.217 ; inner_state[1]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.036     ; 2.168      ;
; -1.184 ; phase0           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.036     ; 2.135      ;
; -1.151 ; phase1           ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.037     ; 2.101      ;
; -1.142 ; cnt_delay[2]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 2.094      ;
; -1.142 ; cnt_delay[2]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 2.094      ;
; -1.136 ; inner_state[2]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.033     ; 2.090      ;
; -1.131 ; link             ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.030     ; 2.088      ;
; -1.092 ; cnt_delay[1]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 2.044      ;
; -1.092 ; cnt_delay[1]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 2.044      ;
; -1.065 ; inner_state[0]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.033     ; 2.019      ;
; -1.065 ; inner_state[0]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.033     ; 2.019      ;
; -1.045 ; cnt_delay[3]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.997      ;
; -1.045 ; cnt_delay[3]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.997      ;
; -1.028 ; inner_state[2]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.980      ;
; -1.028 ; inner_state[2]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.980      ;
; -1.017 ; inner_state[0]   ; i2c_state[0]   ; clk          ; clk         ; 1.000        ; -0.033     ; 1.971      ;
; -0.997 ; cnt_delay[11]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.948      ;
; -0.997 ; cnt_delay[11]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.948      ;
; -0.994 ; cnt_delay[0]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.946      ;
; -0.994 ; cnt_delay[0]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.946      ;
; -0.982 ; cnt_delay[2]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.933      ;
; -0.980 ; cnt_delay[2]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.931      ;
; -0.960 ; cnt_delay[5]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.912      ;
; -0.960 ; cnt_delay[5]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.912      ;
; -0.957 ; inner_state[3]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.038     ; 1.906      ;
; -0.957 ; inner_state[3]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.038     ; 1.906      ;
; -0.942 ; phase3           ; link           ; clk          ; clk         ; 1.000        ; -0.041     ; 1.888      ;
; -0.940 ; phase3           ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.038     ; 1.889      ;
; -0.940 ; phase3           ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.038     ; 1.889      ;
; -0.935 ; i2c_state[2]     ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.034     ; 1.888      ;
; -0.932 ; cnt_delay[1]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.883      ;
; -0.930 ; cnt_delay[1]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.881      ;
; -0.925 ; cnt_delay[2]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.878      ;
; -0.923 ; cnt_delay[2]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.034     ; 1.876      ;
; -0.923 ; cnt_delay[2]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.876      ;
; -0.919 ; i2c_state[0]     ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.033     ; 1.873      ;
; -0.906 ; inner_state[2]   ; link           ; clk          ; clk         ; 1.000        ; -0.038     ; 1.855      ;
; -0.905 ; inner_state[2]   ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.037     ; 1.855      ;
; -0.902 ; cnt_delay[4]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.854      ;
; -0.902 ; cnt_delay[4]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.854      ;
; -0.902 ; cnt_delay[9]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.854      ;
; -0.902 ; cnt_delay[9]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.854      ;
; -0.901 ; cnt_delay[6]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.853      ;
; -0.901 ; cnt_delay[6]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.853      ;
; -0.888 ; inner_state[3]   ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.036     ; 1.839      ;
; -0.885 ; cnt_delay[3]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.836      ;
; -0.883 ; cnt_delay[3]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.834      ;
; -0.875 ; cnt_delay[1]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.828      ;
; -0.873 ; cnt_delay[1]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.034     ; 1.826      ;
; -0.873 ; cnt_delay[1]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.826      ;
; -0.872 ; cnt_delay[18]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.823      ;
; -0.872 ; cnt_delay[18]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.823      ;
; -0.864 ; i2c_state[0]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.816      ;
; -0.864 ; i2c_state[0]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.816      ;
; -0.858 ; phase1           ; link           ; clk          ; clk         ; 1.000        ; -0.042     ; 1.803      ;
; -0.853 ; sda_buf          ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.037     ; 1.803      ;
; -0.853 ; sda_buf          ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.037     ; 1.803      ;
; -0.841 ; main_state[1]    ; inner_state[3] ; clk          ; clk         ; 1.000        ; -0.033     ; 1.795      ;
; -0.841 ; main_state[1]    ; inner_state[1] ; clk          ; clk         ; 1.000        ; -0.033     ; 1.795      ;
; -0.840 ; main_state[1]    ; inner_state[2] ; clk          ; clk         ; 1.000        ; -0.035     ; 1.792      ;
; -0.839 ; cnt_delay[13]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.790      ;
; -0.839 ; cnt_delay[13]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.790      ;
; -0.837 ; cnt_delay[11]    ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.037     ; 1.787      ;
; -0.835 ; cnt_delay[11]    ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.037     ; 1.785      ;
; -0.834 ; cnt_delay[0]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.785      ;
; -0.833 ; phase1           ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.039     ; 1.781      ;
; -0.833 ; phase1           ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.039     ; 1.781      ;
; -0.832 ; cnt_delay[0]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.783      ;
; -0.830 ; inner_state[1]   ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.040     ; 1.777      ;
; -0.828 ; cnt_delay[3]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.781      ;
; -0.826 ; cnt_delay[3]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.034     ; 1.779      ;
; -0.826 ; cnt_delay[3]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.779      ;
; -0.825 ; i2c_state[0]     ; inner_state[0] ; clk          ; clk         ; 1.000        ; -0.037     ; 1.775      ;
; -0.823 ; inner_state[2]   ; i2c_state[0]   ; clk          ; clk         ; 1.000        ; -0.035     ; 1.775      ;
; -0.823 ; link             ; link           ; clk          ; clk         ; 1.000        ; -0.035     ; 1.775      ;
; -0.817 ; inner_state[1]   ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.038     ; 1.766      ;
; -0.817 ; inner_state[1]   ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.038     ; 1.766      ;
; -0.815 ; cnt_delay[7]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.767      ;
; -0.815 ; cnt_delay[7]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.767      ;
; -0.807 ; i2c_state[1]     ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.032     ; 1.762      ;
; -0.807 ; i2c_state[1]     ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.032     ; 1.762      ;
; -0.806 ; writeData_reg[0] ; sda_buf        ; clk          ; clk         ; 1.000        ; -0.034     ; 1.759      ;
; -0.802 ; inner_state[1]   ; link           ; clk          ; clk         ; 1.000        ; -0.041     ; 1.748      ;
; -0.800 ; cnt_delay[5]     ; cnt_delay[8]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.751      ;
; -0.798 ; cnt_delay[5]     ; cnt_delay[0]   ; clk          ; clk         ; 1.000        ; -0.036     ; 1.749      ;
; -0.797 ; inner_state[3]   ; link           ; clk          ; clk         ; 1.000        ; -0.041     ; 1.743      ;
; -0.791 ; inner_state[3]   ; i2c_state[0]   ; clk          ; clk         ; 1.000        ; -0.038     ; 1.740      ;
; -0.780 ; cnt_delay[11]    ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.732      ;
; -0.778 ; cnt_delay[11]    ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.035     ; 1.730      ;
; -0.778 ; cnt_delay[11]    ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.730      ;
; -0.777 ; cnt_delay[0]     ; cnt_delay[10]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.730      ;
; -0.775 ; cnt_delay[0]     ; start_delaycnt ; clk          ; clk         ; 1.000        ; -0.034     ; 1.728      ;
; -0.775 ; cnt_delay[0]     ; cnt_delay[12]  ; clk          ; clk         ; 1.000        ; -0.034     ; 1.728      ;
; -0.764 ; cnt_delay[15]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.715      ;
; -0.764 ; cnt_delay[15]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.715      ;
; -0.763 ; cnt_delay[17]    ; main_state[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.714      ;
; -0.763 ; cnt_delay[17]    ; main_state[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.714      ;
+--------+------------------+----------------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'clk'                                                                                ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node       ; To Node         ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+
; 0.187 ; phase1          ; phase1          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.188 ; i2c_state[2]    ; i2c_state[2]    ; clk          ; clk         ; 0.000        ; 0.035      ; 0.307      ;
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; 0.461 ; cnt_scan[3]     ; cnt_scan[5]     ; clk          ; clk         ; 0.000        ; 0.035      ; 0.580      ;
; 0.463 ; cnt_delay[13]   ; cnt_delay[13]   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.583      ;
; 0.463 ; clk_div[3]      ; clk_div[4]      ; clk          ; clk         ; 0.000        ; 0.036      ; 0.583      ;
; 0.463 ; cnt_scan[7]     ; cnt_scan[9]     ; clk          ; clk         ; 0.000        ; 0.035      ; 0.582      ;
; 0.463 ; cnt_scan[9]     ; cnt_scan[11]    ; clk          ; clk         ; 0.000        ; 0.035      ; 0.582      ;
; 0.464 ; cnt_delay[2]    ; cnt_delay[3]    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.584      ;
; 0.465 ; cnt_delay[8]    ; cnt_delay[8]    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.585      ;
; 0.467 ; cnt_delay[2]    ; cnt_delay[4]    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.587      ;
; 0.467 ; clk_div[5]      ; clk_div[7]      ; clk          ; clk         ; 0.000        ; 0.036      ; 0.587      ;
; 0.468 ; cnt_delay[8]    ; cnt_delay[9]    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.588      ;
; 0.472 ; cnt_delay[0]    ; cnt_delay[0]    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.592      ;
+-------+-----------------+-----------------+--------------+-------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'clk'                                                  ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+
; Slack  ; Actual Width ; Required Width ; Type            ; Clock ; Clock Edge ; Target           ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate       ; clk   ; Rise       ; clk              ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[2]       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[3]       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[4]       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[5]       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[6]       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[7]       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[0]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[10]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[11]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[12]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[13]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[14]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[15]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[16]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[17]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[18]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[19]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[1]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[2]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[3]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[4]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[5]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[6]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[7]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[8]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[9]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[0]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[10]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[11]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[1]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[2]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[3]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[4]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[5]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[6]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[7]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[8]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[9]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; en_xhdl3[0]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state[0]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state[1]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state[2]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state[0]   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state[1]   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state[2]   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state[3]   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; link             ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; main_state[0]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; main_state[1]    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase0           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase1           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase2           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase3           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[0]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[1]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[2]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[3]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[4]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[5]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[6]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[7]  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; scl_xhdl1        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; sda_buf          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; start_delaycnt   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[0] ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[1] ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[2] ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[3] ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[0]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[10]     ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[11]     ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[1]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[2]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[3]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[4]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[5]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[6]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[7]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[8]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_scan[9]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; en_xhdl3[0]      ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase0           ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase3           ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[2]       ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[3]       ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[4]       ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[5]       ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[6]       ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; clk_div[7]       ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state[0]   ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state[1]   ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state[3]   ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase1           ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; phase2           ;
; -0.235 ; -0.051       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; sda_buf          ;
; -0.234 ; -0.050       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; i2c_state[0]     ;
; -0.234 ; -0.050       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; i2c_state[1]     ;
; -0.234 ; -0.050       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state[2]   ;
; -0.234 ; -0.050       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; link             ;
+--------+--------------+----------------+-----------------+-------+------------+------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 1.319 ; 2.174 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 1.200 ; 2.031 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 1.298 ; 2.133 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 1.269 ; 2.091 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 1.319 ; 2.174 ; Rise       ; clk             ;
; rd_input    ; clk        ; 2.348 ; 3.196 ; Rise       ; clk             ;
; sda         ; clk        ; 2.740 ; 3.704 ; Rise       ; clk             ;
; wr_input    ; clk        ; 2.508 ; 3.374 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -0.973 ; -1.800 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -0.973 ; -1.800 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -1.078 ; -1.903 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -1.038 ; -1.857 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -1.095 ; -1.932 ; Rise       ; clk             ;
; rd_input    ; clk        ; -1.743 ; -2.651 ; Rise       ; clk             ;
; sda         ; clk        ; -0.986 ; -1.802 ; Rise       ; clk             ;
; wr_input    ; clk        ; -1.663 ; -2.460 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------------------+
; Clock to Output Times                                                    ;
+--------------+------------+-------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+-------+-------+------------+-----------------+
; en[*]        ; clk        ; 3.942 ; 3.984 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 3.942 ; 3.984 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 3.775 ; 3.755 ; Rise       ; clk             ;
; scl          ; clk        ; 3.658 ; 3.630 ; Rise       ; clk             ;
; sda          ; clk        ; 4.466 ; 4.352 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 6.619 ; 6.415 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 4.858 ; 4.838 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 6.212 ; 6.029 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 4.807 ; 4.782 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 5.065 ; 5.065 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 5.102 ; 5.122 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 6.619 ; 6.415 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 5.354 ; 5.316 ; Rise       ; clk             ;
+--------------+------------+-------+-------+------------+-----------------+


+--------------------------------------------------------------------------+
; Minimum Clock to Output Times                                            ;
+--------------+------------+-------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+-------+-------+------------+-----------------+
; en[*]        ; clk        ; 3.691 ; 3.675 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 3.855 ; 3.892 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 3.691 ; 3.675 ; Rise       ; clk             ;
; scl          ; clk        ; 3.574 ; 3.550 ; Rise       ; clk             ;
; sda          ; clk        ; 4.349 ; 4.243 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 3.765 ; 3.773 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 3.862 ; 3.874 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 5.225 ; 5.045 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 3.765 ; 3.773 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 4.038 ; 4.068 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 4.088 ; 4.135 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 5.572 ; 5.421 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 4.279 ; 4.351 ; Rise       ; clk             ;
+--------------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Output Enable Times                                                   ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 4.402 ; 4.383 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Output Enable Times                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 3.452 ; 3.452 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Output Disable Times                                                          ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 4.510     ; 4.510     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                  ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 3.555     ; 3.687     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


---------------------------------------------
; Fast 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+--------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                            ;
+------------------+----------+-------+----------+---------+---------------------+
; Clock            ; Setup    ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+----------+-------+----------+---------+---------------------+
; Worst-case Slack ; -4.425   ; 0.187 ; N/A      ; N/A     ; -3.000              ;
;  clk             ; -4.425   ; 0.187 ; N/A      ; N/A     ; -3.000              ;
; Design-wide TNS  ; -152.924 ; 0.0   ; 0.0      ; 0.0     ; -104.116            ;
;  clk             ; -152.924 ; 0.000 ; N/A      ; N/A     ; -104.116            ;
+------------------+----------+-------+----------+---------+---------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 2.863 ; 3.209 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 2.499 ; 2.902 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 2.863 ; 3.209 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 2.662 ; 3.019 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 2.848 ; 3.154 ; Rise       ; clk             ;
; rd_input    ; clk        ; 5.450 ; 5.494 ; Rise       ; clk             ;
; sda         ; clk        ; 6.537 ; 6.782 ; Rise       ; clk             ;
; wr_input    ; clk        ; 5.775 ; 5.836 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -0.973 ; -1.800 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -0.973 ; -1.800 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -1.078 ; -1.903 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -1.038 ; -1.857 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -1.095 ; -1.932 ; Rise       ; clk             ;
; rd_input    ; clk        ; -1.743 ; -2.651 ; Rise       ; clk             ;
; sda         ; clk        ; -0.986 ; -1.802 ; Rise       ; clk             ;
; wr_input    ; clk        ; -1.663 ; -2.460 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Clock to Output Times                                                      ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.418  ; 7.969  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.418  ; 7.969  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 7.565  ; 7.963  ; Rise       ; clk             ;
; scl          ; clk        ; 7.317  ; 7.601  ; Rise       ; clk             ;
; sda          ; clk        ; 8.833  ; 9.260  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 13.114 ; 12.442 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 10.466 ; 10.008 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 12.310 ; 11.641 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 10.280 ; 9.913  ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 10.880 ; 10.454 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 11.011 ; 10.535 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 13.114 ; 12.442 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 11.279 ; 11.108 ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------------------+
; Minimum Clock to Output Times                                            ;
+--------------+------------+-------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+-------+-------+------------+-----------------+
; en[*]        ; clk        ; 3.691 ; 3.675 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 3.855 ; 3.892 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 3.691 ; 3.675 ; Rise       ; clk             ;
; scl          ; clk        ; 3.574 ; 3.550 ; Rise       ; clk             ;
; sda          ; clk        ; 4.349 ; 4.243 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 3.765 ; 3.773 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 3.862 ; 3.874 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 5.225 ; 5.045 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 3.765 ; 3.773 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 4.038 ; 4.068 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 4.088 ; 4.135 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 5.572 ; 5.421 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 4.279 ; 4.351 ; Rise       ; clk             ;
+--------------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Board Trace Model Assignments                                                                                                                                                                                                                                                                                                                                                                                    ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; Pin           ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; scl           ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; lowbit        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; en[0]         ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; en[1]         ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[0]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[1]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[2]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[3]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[4]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[5]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[6]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[7]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; sda           ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+


+----------------------------------------------------------------------------+
; Input Transition Times                                                     ;
+-------------------------+--------------+-----------------+-----------------+
; Pin                     ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
+-------------------------+--------------+-----------------+-----------------+
; sda                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; clk                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; rst                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[0]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[1]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[2]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[3]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; wr_input                ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; rd_input                ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_ASDO_DATA1~     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_DATA0~          ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
+-------------------------+--------------+-----------------+-----------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; scl           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; lowbit        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; en[0]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; en[1]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[0]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[1]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.08 V              ; -0.00384 V          ; 0.283 V                              ; 0.244 V                              ; 6.17e-09 s                  ; 4.9e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.08 V             ; -0.00384 V         ; 0.283 V                             ; 0.244 V                             ; 6.17e-09 s                 ; 4.9e-09 s                  ; No                        ; Yes                       ;
; seg_data[2]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[3]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[4]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[5]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.08 V              ; -0.00384 V          ; 0.283 V                              ; 0.244 V                              ; 6.17e-09 s                  ; 4.9e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.08 V             ; -0.00384 V         ; 0.283 V                             ; 0.244 V                             ; 6.17e-09 s                 ; 4.9e-09 s                  ; No                        ; Yes                       ;
; seg_data[6]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[7]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; sda           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 2.58e-07 V                   ; 3.13 V              ; -0.0396 V           ; 0.18 V                               ; 0.073 V                              ; 4.81e-10 s                  ; 4.67e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 2.58e-07 V                  ; 3.13 V             ; -0.0396 V          ; 0.18 V                              ; 0.073 V                             ; 4.81e-10 s                 ; 4.67e-10 s                 ; Yes                       ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; scl           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; lowbit        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; en[0]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; en[1]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[0]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[1]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.48 V              ; -0.0136 V           ; 0.352 V                              ; 0.346 V                              ; 4.12e-09 s                  ; 3.34e-09 s                  ; No                         ; Yes                        ; 3.46 V                      ; 1.29e-07 V                  ; 3.48 V             ; -0.0136 V          ; 0.352 V                             ; 0.346 V                             ; 4.12e-09 s                 ; 3.34e-09 s                 ; No                        ; Yes                       ;
; seg_data[2]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[3]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[4]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[5]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.48 V              ; -0.0136 V           ; 0.352 V                              ; 0.346 V                              ; 4.12e-09 s                  ; 3.34e-09 s                  ; No                         ; Yes                        ; 3.46 V                      ; 1.29e-07 V                  ; 3.48 V             ; -0.0136 V          ; 0.352 V                             ; 0.346 V                             ; 4.12e-09 s                 ; 3.34e-09 s                 ; No                        ; Yes                       ;
; seg_data[6]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[7]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; sda           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 6.52e-08 V                   ; 3.58 V              ; -0.0651 V           ; 0.234 V                              ; 0.087 V                              ; 2.93e-10 s                  ; 3.07e-10 s                  ; Yes                        ; Yes                        ; 3.46 V                      ; 6.52e-08 V                  ; 3.58 V             ; -0.0651 V          ; 0.234 V                             ; 0.087 V                             ; 2.93e-10 s                 ; 3.07e-10 s                 ; Yes                       ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+-------------------------------------------------------------------+
; Setup Transfers                                                   ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; clk        ; clk      ; 1268     ; 0        ; 0        ; 0        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------+
; Hold Transfers                                                    ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; clk        ; clk      ; 1268     ; 0        ; 0        ; 0        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 8     ; 8    ;
; Unconstrained Input Port Paths  ; 80    ; 80   ;
; Unconstrained Output Ports      ; 11    ; 11   ;
; Unconstrained Output Port Paths ; 96    ; 96   ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
    Info: Version 11.0 Build 157 04/27/2011 SJ Full Version
    Info: Processing started: Fri May 04 17:55:02 2012
Info: Command: quartus_sta i2c -c i2c
Info: qsta_default_script.tcl version: #1
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Critical Warning: Setting INCREMENTAL_COMPILATION to "OFF" is no longer supported. Assignment is ignored. To disable partitions, set the IGNORE_PARTITIONS global assignment to "ON" instead.
Critical Warning: Synopsys Design Constraints File file not found: 'i2c.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
    Info: create_clock -period 1.000 -name clk clk
Info: No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Info: Analyzing Slow 1200mV 85C Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -4.425
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -4.425      -152.924 clk 
Info: Worst-case hold slack is 0.454
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.454         0.000 clk 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000      -104.116 clk 
Info: Analyzing Slow 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -4.138
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -4.138      -136.826 clk 
Info: Worst-case hold slack is 0.403
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.403         0.000 clk 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000      -104.116 clk 
Info: Analyzing Fast 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -1.293
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.293       -28.427 clk 
Info: Worst-case hold slack is 0.187
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.187         0.000 clk 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -90.779 clk 
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 5 warnings
    Info: Peak virtual memory: 272 megabytes
    Info: Processing ended: Fri May 04 17:55:05 2012
    Info: Elapsed time: 00:00:03
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