Classic Timing Analyzer report for LCD1602
Wed May 12 09:40:13 2010
Quartus II Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Parallel Compilation
  6. Clock Setup: 'CLK'
  7. tsu
  8. tco
  9. th
 10. Timing Analyzer Messages



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; Legal Notice ;
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; Timing Analyzer Summary                                                                                                                                              ;
+------------------------------+-------+---------------+----------------------------------+------------------+------------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time                      ; From             ; To               ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+------------------+------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; -0.873 ns                        ; Reset            ; LCD_Data[7]~reg0 ; --         ; CLK      ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 14.857 ns                        ; LCD_Data[6]~reg0 ; LCD_Data[6]      ; CLK        ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; 1.914 ns                         ; Reset            ; LCD_Data[5]~reg0 ; --         ; CLK      ; 0            ;
; Clock Setup: 'CLK'           ; N/A   ; None          ; 172.98 MHz ( period = 5.781 ns ) ; cnt1[1]          ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; 0            ;
; Total number of failed paths ;       ;               ;                                  ;                  ;                  ;            ;          ; 0            ;
+------------------------------+-------+---------------+----------------------------------+------------------+------------------+------------+----------+--------------+


+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                           ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                              ; Setting            ; From ; To ; Entity Name ;
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; Device Name                                                         ; EP2C8Q208C8        ;      ;    ;             ;
; Timing Models                                                       ; Final              ;      ;    ;             ;
; Default hold multicycle                                             ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                           ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                              ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                      ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                    ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; On                 ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                          ; Near End           ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 2           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 1           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     1 processor            ; 100.0%      ;
;     2 processors           ;   0.0%      ;
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; Clock Setup: 'CLK'                                                                                                                                                                                                                                       ;
+-----------------------------------------+-----------------------------------------------------+---------------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                      ; To               ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 172.98 MHz ( period = 5.781 ns )                    ; cnt1[1]                   ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.517 ns                ;
; N/A                                     ; 177.43 MHz ( period = 5.636 ns )                    ; cnt1[1]                   ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.367 ns                ;
; N/A                                     ; 178.06 MHz ( period = 5.616 ns )                    ; cnt1[1]                   ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.347 ns                ;
; N/A                                     ; 179.37 MHz ( period = 5.575 ns )                    ; cnt1[2]                   ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.306 ns                ;
; N/A                                     ; 180.86 MHz ( period = 5.529 ns )                    ; cnt1[0]                   ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.260 ns                ;
; N/A                                     ; 183.59 MHz ( period = 5.447 ns )                    ; cnt1[2]                   ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.178 ns                ;
; N/A                                     ; 183.99 MHz ( period = 5.435 ns )                    ; cnt1[0]                   ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.166 ns                ;
; N/A                                     ; 184.98 MHz ( period = 5.406 ns )                    ; cnt1[0]                   ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.142 ns                ;
; N/A                                     ; 187.06 MHz ( period = 5.346 ns )                    ; cnt1[0]                   ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.077 ns                ;
; N/A                                     ; 187.83 MHz ( period = 5.324 ns )                    ; cnt1[0]                   ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.055 ns                ;
; N/A                                     ; 188.75 MHz ( period = 5.298 ns )                    ; cnt1[1]                   ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 5.029 ns                ;
; N/A                                     ; 188.79 MHz ( period = 5.297 ns )                    ; m[1]                      ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.029 ns                ;
; N/A                                     ; 189.39 MHz ( period = 5.280 ns )                    ; m[1]                      ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.017 ns                ;
; N/A                                     ; 190.40 MHz ( period = 5.252 ns )                    ; cnt1[1]                   ; LCD_Data[1]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.988 ns                ;
; N/A                                     ; 191.31 MHz ( period = 5.227 ns )                    ; cnt1[4]                   ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.958 ns                ;
; N/A                                     ; 191.75 MHz ( period = 5.215 ns )                    ; cnt1[3]                   ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.946 ns                ;
; N/A                                     ; 193.72 MHz ( period = 5.162 ns )                    ; cnt1[3]                   ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.893 ns                ;
; N/A                                     ; 193.84 MHz ( period = 5.159 ns )                    ; Current_State.write_cgram ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.890 ns                ;
; N/A                                     ; 194.06 MHz ( period = 5.153 ns )                    ; cnt1[4]                   ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.884 ns                ;
; N/A                                     ; 195.12 MHz ( period = 5.125 ns )                    ; m[1]                      ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.857 ns                ;
; N/A                                     ; 195.31 MHz ( period = 5.120 ns )                    ; cnt1[0]                   ; LCD_Data[1]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.856 ns                ;
; N/A                                     ; 195.43 MHz ( period = 5.117 ns )                    ; m[0]                      ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.849 ns                ;
; N/A                                     ; 196.23 MHz ( period = 5.096 ns )                    ; cnt1[3]                   ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.832 ns                ;
; N/A                                     ; 197.78 MHz ( period = 5.056 ns )                    ; cnt1[1]                   ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.787 ns                ;
; N/A                                     ; 198.14 MHz ( period = 5.047 ns )                    ; Current_State.set_ddram   ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.788 ns                ;
; N/A                                     ; 200.00 MHz ( period = 5.000 ns )                    ; cnt1[3]                   ; LCD_Data[1]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.736 ns                ;
; N/A                                     ; 200.16 MHz ( period = 4.996 ns )                    ; cnt1[2]                   ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.732 ns                ;
; N/A                                     ; 200.84 MHz ( period = 4.979 ns )                    ; cnt1[2]                   ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.710 ns                ;
; N/A                                     ; 201.25 MHz ( period = 4.969 ns )                    ; Current_State.write_cgram ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.700 ns                ;
; N/A                                     ; 201.98 MHz ( period = 4.951 ns )                    ; Current_State.write_cgram ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.682 ns                ;
; N/A                                     ; 202.59 MHz ( period = 4.936 ns )                    ; m[0]                      ; LCD_Data[0]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.668 ns                ;
; N/A                                     ; 202.63 MHz ( period = 4.935 ns )                    ; m[1]                      ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.667 ns                ;
; N/A                                     ; 203.13 MHz ( period = 4.923 ns )                    ; n2[2]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 2.224 ns                ;
; N/A                                     ; 203.42 MHz ( period = 4.916 ns )                    ; cnt1[0]                   ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.653 ns                ;
; N/A                                     ; 203.87 MHz ( period = 4.905 ns )                    ; cnt1[2]                   ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.636 ns                ;
; N/A                                     ; 204.25 MHz ( period = 4.896 ns )                    ; cnt1[0]                   ; cnt1[4]          ; CLK        ; CLK      ; None                        ; None                      ; 4.632 ns                ;
; N/A                                     ; 204.37 MHz ( period = 4.893 ns )                    ; cnt1[4]                   ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.624 ns                ;
; N/A                                     ; 205.21 MHz ( period = 4.873 ns )                    ; n2[1]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 2.174 ns                ;
; N/A                                     ; 205.25 MHz ( period = 4.872 ns )                    ; cnt1[3]                   ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.609 ns                ;
; N/A                                     ; 205.25 MHz ( period = 4.872 ns )                    ; cnt1[1]                   ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.609 ns                ;
; N/A                                     ; 205.72 MHz ( period = 4.861 ns )                    ; cnt1[4]                   ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.598 ns                ;
; N/A                                     ; 207.21 MHz ( period = 4.826 ns )                    ; n2[3]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 2.127 ns                ;
; N/A                                     ; 207.21 MHz ( period = 4.826 ns )                    ; cnt1[3]                   ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.557 ns                ;
; N/A                                     ; 207.81 MHz ( period = 4.812 ns )                    ; m[1]                      ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.544 ns                ;
; N/A                                     ; 208.55 MHz ( period = 4.795 ns )                    ; m[1]                      ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.533 ns                ;
; N/A                                     ; 209.56 MHz ( period = 4.772 ns )                    ; m[0]                      ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.509 ns                ;
; N/A                                     ; 210.61 MHz ( period = 4.748 ns )                    ; cnt1[4]                   ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.479 ns                ;
; N/A                                     ; 210.70 MHz ( period = 4.746 ns )                    ; m[0]                      ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.478 ns                ;
; N/A                                     ; 211.69 MHz ( period = 4.724 ns )                    ; cnt1[2]                   ; LCD_Data[1]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.460 ns                ;
; N/A                                     ; 212.18 MHz ( period = 4.713 ns )                    ; m[1]                      ; LCD_Data[1]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.450 ns                ;
; N/A                                     ; 212.22 MHz ( period = 4.712 ns )                    ; cnt1[3]                   ; cnt1[4]          ; CLK        ; CLK      ; None                        ; None                      ; 4.448 ns                ;
; N/A                                     ; 212.68 MHz ( period = 4.702 ns )                    ; cnt1[3]                   ; LCD_Data[4]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.433 ns                ;
; N/A                                     ; 215.89 MHz ( period = 4.632 ns )                    ; m[0]                      ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.364 ns                ;
; N/A                                     ; 216.40 MHz ( period = 4.621 ns )                    ; m[0]                      ; LCD_Data[1]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.358 ns                ;
; N/A                                     ; 216.68 MHz ( period = 4.615 ns )                    ; m[0]                      ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.353 ns                ;
; N/A                                     ; 217.49 MHz ( period = 4.598 ns )                    ; cnt1[2]                   ; LCD_Data[5]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.335 ns                ;
; N/A                                     ; 218.34 MHz ( period = 4.580 ns )                    ; cnt1[4]                   ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.316 ns                ;
; N/A                                     ; 218.39 MHz ( period = 4.579 ns )                    ; cnt1[1]                   ; cnt1[4]          ; CLK        ; CLK      ; None                        ; None                      ; 4.315 ns                ;
; N/A                                     ; 220.99 MHz ( period = 4.525 ns )                    ; Current_State.set_ddram   ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.271 ns                ;
; N/A                                     ; 221.53 MHz ( period = 4.514 ns )                    ; n2[7]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 1.815 ns                ;
; N/A                                     ; 223.86 MHz ( period = 4.467 ns )                    ; n2[0]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 1.768 ns                ;
; N/A                                     ; 223.91 MHz ( period = 4.466 ns )                    ; n2[6]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 1.767 ns                ;
; N/A                                     ; 224.47 MHz ( period = 4.455 ns )                    ; cnt1[2]                   ; cnt1[4]          ; CLK        ; CLK      ; None                        ; None                      ; 4.191 ns                ;
; N/A                                     ; 225.33 MHz ( period = 4.438 ns )                    ; cnt1[0]                   ; cnt1[2]          ; CLK        ; CLK      ; None                        ; None                      ; 4.174 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 225.73 MHz ( period = 4.430 ns )                    ; n1[6]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 4.166 ns                ;
; N/A                                     ; 226.19 MHz ( period = 4.421 ns )                    ; Current_State.set_ddram   ; LCD_Data[6]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.162 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 227.74 MHz ( period = 4.391 ns )                    ; n1[8]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 4.127 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 229.31 MHz ( period = 4.361 ns )                    ; n1[7]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 4.097 ns                ;
; N/A                                     ; 234.58 MHz ( period = 4.263 ns )                    ; Current_State.set_ddram   ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 4.004 ns                ;
; N/A                                     ; 234.80 MHz ( period = 4.259 ns )                    ; n2[4]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 1.560 ns                ;
; N/A                                     ; 236.13 MHz ( period = 4.235 ns )                    ; Current_State.write_cgram ; LCD_Data[2]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.971 ns                ;
; N/A                                     ; 236.63 MHz ( period = 4.226 ns )                    ; n2[8]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 1.527 ns                ;
; N/A                                     ; 237.42 MHz ( period = 4.212 ns )                    ; n2[5]                     ; CLK1             ; CLK        ; CLK      ; None                        ; None                      ; 1.513 ns                ;
; N/A                                     ; 237.87 MHz ( period = 4.204 ns )                    ; n1[6]                     ; Clk_Out          ; CLK        ; CLK      ; None                        ; None                      ; 5.010 ns                ;
; N/A                                     ; 240.10 MHz ( period = 4.165 ns )                    ; n1[8]                     ; Clk_Out          ; CLK        ; CLK      ; None                        ; None                      ; 4.971 ns                ;
; N/A                                     ; 241.55 MHz ( period = 4.140 ns )                    ; Current_State.set_cursor  ; LCD_Data[3]~reg0 ; CLK        ; CLK      ; None                        ; None                      ; 3.870 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.66 MHz ( period = 4.138 ns )                    ; n1[9]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 3.874 ns                ;
; N/A                                     ; 241.84 MHz ( period = 4.135 ns )                    ; n1[7]                     ; Clk_Out          ; CLK        ; CLK      ; None                        ; None                      ; 4.941 ns                ;
; N/A                                     ; 242.66 MHz ( period = 4.121 ns )                    ; cnt1[1]                   ; cnt1[2]          ; CLK        ; CLK      ; None                        ; None                      ; 3.857 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 247.65 MHz ( period = 4.038 ns )                    ; n1[1]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 3.774 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 250.88 MHz ( period = 3.986 ns )                    ; n1[5]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 3.722 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.76 MHz ( period = 3.972 ns )                    ; n1[2]                     ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 3.708 ns                ;
; N/A                                     ; 251.83 MHz ( period = 3.971 ns )                    ; Current_State.set_ddram   ; cnt1[4]          ; CLK        ; CLK      ; None                        ; None                      ; 3.717 ns                ;
; N/A                                     ; 255.62 MHz ( period = 3.912 ns )                    ; n1[9]                     ; Clk_Out          ; CLK        ; CLK      ; None                        ; None                      ; 4.718 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[13]           ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[14]           ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[12]           ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[4]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[7]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[8]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[6]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[5]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[9]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[10]           ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[11]           ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.14 MHz ( period = 3.889 ns )                    ; n1[10]                    ; n1[3]            ; CLK        ; CLK      ; None                        ; None                      ; 3.625 ns                ;
; N/A                                     ; 257.40 MHz ( period = 3.885 ns )                    ; n1[3]                     ; n1[1]            ; CLK        ; CLK      ; None                        ; None                      ; 3.621 ns                ;
; N/A                                     ; 257.40 MHz ( period = 3.885 ns )                    ; n1[3]                     ; n1[2]            ; CLK        ; CLK      ; None                        ; None                      ; 3.621 ns                ;
; N/A                                     ; 257.40 MHz ( period = 3.885 ns )                    ; n1[3]                     ; n1[0]            ; CLK        ; CLK      ; None                        ; None                      ; 3.621 ns                ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                           ;                  ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+---------------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+-------------------------------------------------------------------------+
; tsu                                                                     ;
+-------+--------------+------------+-------+------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From  ; To               ; To Clock ;
+-------+--------------+------------+-------+------------------+----------+
; N/A   ; None         ; -0.873 ns  ; Reset ; LCD_Data[7]~reg0 ; CLK      ;
; N/A   ; None         ; -0.901 ns  ; Reset ; LCD_Data[0]~reg0 ; CLK      ;
; N/A   ; None         ; -0.901 ns  ; Reset ; LCD_Data[6]~reg0 ; CLK      ;
; N/A   ; None         ; -1.221 ns  ; Reset ; LCD_Data[3]~reg0 ; CLK      ;
; N/A   ; None         ; -1.221 ns  ; Reset ; LCD_Data[4]~reg0 ; CLK      ;
; N/A   ; None         ; -1.294 ns  ; Reset ; LCD_Data[1]~reg0 ; CLK      ;
; N/A   ; None         ; -1.294 ns  ; Reset ; LCD_Data[2]~reg0 ; CLK      ;
; N/A   ; None         ; -1.648 ns  ; Reset ; LCD_Data[5]~reg0 ; CLK      ;
+-------+--------------+------------+-------+------------------+----------+


+---------------------------------------------------------------------------------+
; tco                                                                             ;
+-------+--------------+------------+------------------+-------------+------------+
; Slack ; Required tco ; Actual tco ; From             ; To          ; From Clock ;
+-------+--------------+------------+------------------+-------------+------------+
; N/A   ; None         ; 14.857 ns  ; LCD_Data[6]~reg0 ; LCD_Data[6] ; CLK        ;
; N/A   ; None         ; 14.799 ns  ; LCD_Data[7]~reg0 ; LCD_Data[7] ; CLK        ;
; N/A   ; None         ; 14.490 ns  ; LCD_Data[5]~reg0 ; LCD_Data[5] ; CLK        ;
; N/A   ; None         ; 14.410 ns  ; LCD_Data[1]~reg0 ; LCD_Data[1] ; CLK        ;
; N/A   ; None         ; 14.369 ns  ; LCD_Data[2]~reg0 ; LCD_Data[2] ; CLK        ;
; N/A   ; None         ; 14.362 ns  ; LCD_Data[0]~reg0 ; LCD_Data[0] ; CLK        ;
; N/A   ; None         ; 14.073 ns  ; LCD_Data[3]~reg0 ; LCD_Data[3] ; CLK        ;
; N/A   ; None         ; 14.045 ns  ; LCD_Data[4]~reg0 ; LCD_Data[4] ; CLK        ;
; N/A   ; None         ; 13.981 ns  ; LCD_RS~reg0      ; LCD_RS      ; CLK        ;
; N/A   ; None         ; 10.360 ns  ; Clk_Out          ; LCD_EN      ; CLK        ;
+-------+--------------+------------+------------------+-------------+------------+


+-------------------------------------------------------------------------------+
; th                                                                            ;
+---------------+-------------+-----------+-------+------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From  ; To               ; To Clock ;
+---------------+-------------+-----------+-------+------------------+----------+
; N/A           ; None        ; 1.914 ns  ; Reset ; LCD_Data[5]~reg0 ; CLK      ;
; N/A           ; None        ; 1.560 ns  ; Reset ; LCD_Data[1]~reg0 ; CLK      ;
; N/A           ; None        ; 1.560 ns  ; Reset ; LCD_Data[2]~reg0 ; CLK      ;
; N/A           ; None        ; 1.487 ns  ; Reset ; LCD_Data[3]~reg0 ; CLK      ;
; N/A           ; None        ; 1.487 ns  ; Reset ; LCD_Data[4]~reg0 ; CLK      ;
; N/A           ; None        ; 1.167 ns  ; Reset ; LCD_Data[0]~reg0 ; CLK      ;
; N/A           ; None        ; 1.167 ns  ; Reset ; LCD_Data[6]~reg0 ; CLK      ;
; N/A           ; None        ; 1.139 ns  ; Reset ; LCD_Data[7]~reg0 ; CLK      ;
+---------------+-------------+-----------+-------+------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
    Info: Processing started: Wed May 12 09:40:12 2010
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off LCD1602 -c LCD1602 --timing_analysis_only
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "CLK" is an undefined clock
Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "CLK1" as buffer
    Info: Detected ripple clock "Clk_Out" as buffer
Info: Clock "CLK" has Internal fmax of 172.98 MHz between source register "cnt1[1]" and destination register "LCD_Data[2]~reg0" (period= 5.781 ns)
    Info: + Longest register to register delay is 5.517 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X31_Y15_N25; Fanout = 38; REG Node = 'cnt1[1]'
        Info: 2: + IC(1.551 ns) + CELL(0.650 ns) = 2.201 ns; Loc. = LCCOMB_X32_Y15_N28; Fanout = 1; COMB Node = 'Mux17~1'
        Info: 3: + IC(1.008 ns) + CELL(0.589 ns) = 3.798 ns; Loc. = LCCOMB_X32_Y15_N22; Fanout = 1; COMB Node = 'Selector9~1'
        Info: 4: + IC(0.363 ns) + CELL(0.206 ns) = 4.367 ns; Loc. = LCCOMB_X32_Y15_N24; Fanout = 1; COMB Node = 'Selector9~2'
        Info: 5: + IC(0.391 ns) + CELL(0.651 ns) = 5.409 ns; Loc. = LCCOMB_X32_Y15_N26; Fanout = 1; COMB Node = 'Selector9~7'
        Info: 6: + IC(0.000 ns) + CELL(0.108 ns) = 5.517 ns; Loc. = LCFF_X32_Y15_N27; Fanout = 1; REG Node = 'LCD_Data[2]~reg0'
        Info: Total cell delay = 2.204 ns ( 39.95 % )
        Info: Total interconnect delay = 3.313 ns ( 60.05 % )
    Info: - Smallest clock skew is 0.000 ns
        Info: + Shortest clock path from clock "CLK" to destination register is 8.701 ns
            Info: 1: + IC(0.000 ns) + CELL(1.140 ns) = 1.140 ns; Loc. = PIN_23; Fanout = 2; CLK Node = 'CLK'
            Info: 2: + IC(2.115 ns) + CELL(0.970 ns) = 4.225 ns; Loc. = LCFF_X28_Y5_N15; Fanout = 4; REG Node = 'Clk_Out'
            Info: 3: + IC(2.885 ns) + CELL(0.000 ns) = 7.110 ns; Loc. = CLKCTRL_G6; Fanout = 30; COMB Node = 'Clk_Out~clkctrl'
            Info: 4: + IC(0.925 ns) + CELL(0.666 ns) = 8.701 ns; Loc. = LCFF_X32_Y15_N27; Fanout = 1; REG Node = 'LCD_Data[2]~reg0'
            Info: Total cell delay = 2.776 ns ( 31.90 % )
            Info: Total interconnect delay = 5.925 ns ( 68.10 % )
        Info: - Longest clock path from clock "CLK" to source register is 8.701 ns
            Info: 1: + IC(0.000 ns) + CELL(1.140 ns) = 1.140 ns; Loc. = PIN_23; Fanout = 2; CLK Node = 'CLK'
            Info: 2: + IC(2.115 ns) + CELL(0.970 ns) = 4.225 ns; Loc. = LCFF_X28_Y5_N15; Fanout = 4; REG Node = 'Clk_Out'
            Info: 3: + IC(2.885 ns) + CELL(0.000 ns) = 7.110 ns; Loc. = CLKCTRL_G6; Fanout = 30; COMB Node = 'Clk_Out~clkctrl'
            Info: 4: + IC(0.925 ns) + CELL(0.666 ns) = 8.701 ns; Loc. = LCFF_X31_Y15_N25; Fanout = 38; REG Node = 'cnt1[1]'
            Info: Total cell delay = 2.776 ns ( 31.90 % )
            Info: Total interconnect delay = 5.925 ns ( 68.10 % )
    Info: + Micro clock to output delay of source is 0.304 ns
    Info: + Micro setup delay of destination is -0.040 ns
Info: tsu for register "LCD_Data[7]~reg0" (data pin = "Reset", clock pin = "CLK") is -0.873 ns
    Info: + Longest pin to register delay is 7.858 ns
        Info: 1: + IC(0.000 ns) + CELL(1.005 ns) = 1.005 ns; Loc. = PIN_147; Fanout = 21; PIN Node = 'Reset'
        Info: 2: + IC(5.998 ns) + CELL(0.855 ns) = 7.858 ns; Loc. = LCFF_X31_Y13_N19; Fanout = 1; REG Node = 'LCD_Data[7]~reg0'
        Info: Total cell delay = 1.860 ns ( 23.67 % )
        Info: Total interconnect delay = 5.998 ns ( 76.33 % )
    Info: + Micro setup delay of destination is -0.040 ns
    Info: - Shortest clock path from clock "CLK" to destination register is 8.691 ns
        Info: 1: + IC(0.000 ns) + CELL(1.140 ns) = 1.140 ns; Loc. = PIN_23; Fanout = 2; CLK Node = 'CLK'
        Info: 2: + IC(2.115 ns) + CELL(0.970 ns) = 4.225 ns; Loc. = LCFF_X28_Y5_N15; Fanout = 4; REG Node = 'Clk_Out'
        Info: 3: + IC(2.885 ns) + CELL(0.000 ns) = 7.110 ns; Loc. = CLKCTRL_G6; Fanout = 30; COMB Node = 'Clk_Out~clkctrl'
        Info: 4: + IC(0.915 ns) + CELL(0.666 ns) = 8.691 ns; Loc. = LCFF_X31_Y13_N19; Fanout = 1; REG Node = 'LCD_Data[7]~reg0'
        Info: Total cell delay = 2.776 ns ( 31.94 % )
        Info: Total interconnect delay = 5.915 ns ( 68.06 % )
Info: tco from clock "CLK" to destination pin "LCD_Data[6]" through register "LCD_Data[6]~reg0" is 14.857 ns
    Info: + Longest clock path from clock "CLK" to source register is 8.696 ns
        Info: 1: + IC(0.000 ns) + CELL(1.140 ns) = 1.140 ns; Loc. = PIN_23; Fanout = 2; CLK Node = 'CLK'
        Info: 2: + IC(2.115 ns) + CELL(0.970 ns) = 4.225 ns; Loc. = LCFF_X28_Y5_N15; Fanout = 4; REG Node = 'Clk_Out'
        Info: 3: + IC(2.885 ns) + CELL(0.000 ns) = 7.110 ns; Loc. = CLKCTRL_G6; Fanout = 30; COMB Node = 'Clk_Out~clkctrl'
        Info: 4: + IC(0.920 ns) + CELL(0.666 ns) = 8.696 ns; Loc. = LCFF_X32_Y14_N19; Fanout = 1; REG Node = 'LCD_Data[6]~reg0'
        Info: Total cell delay = 2.776 ns ( 31.92 % )
        Info: Total interconnect delay = 5.920 ns ( 68.08 % )
    Info: + Micro clock to output delay of source is 0.304 ns
    Info: + Longest register to pin delay is 5.857 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X32_Y14_N19; Fanout = 1; REG Node = 'LCD_Data[6]~reg0'
        Info: 2: + IC(2.741 ns) + CELL(3.116 ns) = 5.857 ns; Loc. = PIN_105; Fanout = 0; PIN Node = 'LCD_Data[6]'
        Info: Total cell delay = 3.116 ns ( 53.20 % )
        Info: Total interconnect delay = 2.741 ns ( 46.80 % )
Info: th for register "LCD_Data[5]~reg0" (data pin = "Reset", clock pin = "CLK") is 1.914 ns
    Info: + Longest clock path from clock "CLK" to destination register is 8.702 ns
        Info: 1: + IC(0.000 ns) + CELL(1.140 ns) = 1.140 ns; Loc. = PIN_23; Fanout = 2; CLK Node = 'CLK'
        Info: 2: + IC(2.115 ns) + CELL(0.970 ns) = 4.225 ns; Loc. = LCFF_X28_Y5_N15; Fanout = 4; REG Node = 'Clk_Out'
        Info: 3: + IC(2.885 ns) + CELL(0.000 ns) = 7.110 ns; Loc. = CLKCTRL_G6; Fanout = 30; COMB Node = 'Clk_Out~clkctrl'
        Info: 4: + IC(0.926 ns) + CELL(0.666 ns) = 8.702 ns; Loc. = LCFF_X33_Y15_N1; Fanout = 1; REG Node = 'LCD_Data[5]~reg0'
        Info: Total cell delay = 2.776 ns ( 31.90 % )
        Info: Total interconnect delay = 5.926 ns ( 68.10 % )
    Info: + Micro hold delay of destination is 0.306 ns
    Info: - Shortest pin to register delay is 7.094 ns
        Info: 1: + IC(0.000 ns) + CELL(1.005 ns) = 1.005 ns; Loc. = PIN_147; Fanout = 21; PIN Node = 'Reset'
        Info: 2: + IC(5.234 ns) + CELL(0.855 ns) = 7.094 ns; Loc. = LCFF_X33_Y15_N1; Fanout = 1; REG Node = 'LCD_Data[5]~reg0'
        Info: Total cell delay = 1.860 ns ( 26.22 % )
        Info: Total interconnect delay = 5.234 ns ( 73.78 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 2 warnings
    Info: Peak virtual memory: 136 megabytes
    Info: Processing ended: Wed May 12 09:40:13 2010
    Info: Elapsed time: 00:00:01
    Info: Total CPU time (on all processors): 00:00:01


