TimeQuest Timing Analyzer report for pwm
Sat May 05 09:02:55 2012
Quartus II Version 11.0 Build 157 04/27/2011 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow 1200mV 85C Model Fmax Summary
  6. Slow 1200mV 85C Model Setup Summary
  7. Slow 1200mV 85C Model Hold Summary
  8. Slow 1200mV 85C Model Recovery Summary
  9. Slow 1200mV 85C Model Removal Summary
 10. Slow 1200mV 85C Model Minimum Pulse Width Summary
 11. Slow 1200mV 85C Model Setup: 'clk'
 12. Slow 1200mV 85C Model Setup: 'clk0~reg0'
 13. Slow 1200mV 85C Model Hold: 'clk'
 14. Slow 1200mV 85C Model Hold: 'clk0~reg0'
 15. Slow 1200mV 85C Model Minimum Pulse Width: 'clk'
 16. Slow 1200mV 85C Model Minimum Pulse Width: 'clk0~reg0'
 17. Setup Times
 18. Hold Times
 19. Clock to Output Times
 20. Minimum Clock to Output Times
 21. Slow 1200mV 85C Model Metastability Report
 22. Slow 1200mV 0C Model Fmax Summary
 23. Slow 1200mV 0C Model Setup Summary
 24. Slow 1200mV 0C Model Hold Summary
 25. Slow 1200mV 0C Model Recovery Summary
 26. Slow 1200mV 0C Model Removal Summary
 27. Slow 1200mV 0C Model Minimum Pulse Width Summary
 28. Slow 1200mV 0C Model Setup: 'clk'
 29. Slow 1200mV 0C Model Setup: 'clk0~reg0'
 30. Slow 1200mV 0C Model Hold: 'clk'
 31. Slow 1200mV 0C Model Hold: 'clk0~reg0'
 32. Slow 1200mV 0C Model Minimum Pulse Width: 'clk'
 33. Slow 1200mV 0C Model Minimum Pulse Width: 'clk0~reg0'
 34. Setup Times
 35. Hold Times
 36. Clock to Output Times
 37. Minimum Clock to Output Times
 38. Slow 1200mV 0C Model Metastability Report
 39. Fast 1200mV 0C Model Setup Summary
 40. Fast 1200mV 0C Model Hold Summary
 41. Fast 1200mV 0C Model Recovery Summary
 42. Fast 1200mV 0C Model Removal Summary
 43. Fast 1200mV 0C Model Minimum Pulse Width Summary
 44. Fast 1200mV 0C Model Setup: 'clk'
 45. Fast 1200mV 0C Model Setup: 'clk0~reg0'
 46. Fast 1200mV 0C Model Hold: 'clk'
 47. Fast 1200mV 0C Model Hold: 'clk0~reg0'
 48. Fast 1200mV 0C Model Minimum Pulse Width: 'clk'
 49. Fast 1200mV 0C Model Minimum Pulse Width: 'clk0~reg0'
 50. Setup Times
 51. Hold Times
 52. Clock to Output Times
 53. Minimum Clock to Output Times
 54. Fast 1200mV 0C Model Metastability Report
 55. Multicorner Timing Analysis Summary
 56. Setup Times
 57. Hold Times
 58. Clock to Output Times
 59. Minimum Clock to Output Times
 60. Board Trace Model Assignments
 61. Input Transition Times
 62. Slow Corner Signal Integrity Metrics
 63. Fast Corner Signal Integrity Metrics
 64. Setup Transfers
 65. Hold Transfers
 66. Report TCCS
 67. Report RSKM
 68. Unconstrained Paths
 69. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; TimeQuest Timing Analyzer Summary                                      ;
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; Quartus II Version ; Version 11.0 Build 157 04/27/2011 SJ Full Version ;
; Revision Name      ; pwm                                               ;
; Device Family      ; Cyclone III                                       ;
; Device Name        ; EP3C16Q240C8                                      ;
; Timing Models      ; Final                                             ;
; Delay Model        ; Combined                                          ;
; Rise/Fall Delays   ; Enabled                                           ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 2           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     1 processor            ; 100.0%      ;
;     2 processors           ; < 0.1%      ;
+----------------------------+-------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+
; Clock Name ; Type ; Period ; Frequency  ; Rise  ; Fall  ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets       ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+
; clk        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { clk }       ;
; clk0~reg0  ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { clk0~reg0 } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+


+-----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary                                                                        ;
+------------+-----------------+------------+---------------------------------------------------------------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note                                                          ;
+------------+-----------------+------------+---------------------------------------------------------------+
; 328.52 MHz ; 250.0 MHz       ; clk        ; limit due to minimum period restriction (max I/O toggle rate) ;
; 573.07 MHz ; 402.09 MHz      ; clk0~reg0  ; limit due to minimum period restriction (tmin)                ;
+------------+-----------------+------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-------------------------------------+
; Slow 1200mV 85C Model Setup Summary ;
+-----------+--------+----------------+
; Clock     ; Slack  ; End Point TNS  ;
+-----------+--------+----------------+
; clk       ; -2.044 ; -11.007        ;
; clk0~reg0 ; -0.745 ; -1.750         ;
+-----------+--------+----------------+


+------------------------------------+
; Slow 1200mV 85C Model Hold Summary ;
+-----------+-------+----------------+
; Clock     ; Slack ; End Point TNS  ;
+-----------+-------+----------------+
; clk       ; 0.064 ; 0.000          ;
; clk0~reg0 ; 0.455 ; 0.000          ;
+-----------+-------+----------------+


------------------------------------------
; Slow 1200mV 85C Model Recovery Summary ;
------------------------------------------
No paths to report.


-----------------------------------------
; Slow 1200mV 85C Model Removal Summary ;
-----------------------------------------
No paths to report.


+---------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
+-----------+--------+------------------------------+
; Clock     ; Slack  ; End Point TNS                ;
+-----------+--------+------------------------------+
; clk       ; -3.000 ; -13.409                      ;
; clk0~reg0 ; -1.487 ; -5.948                       ;
+-----------+--------+------------------------------+


+------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'clk'                                                                   ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; -2.044 ; Count[0]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.079     ; 2.966      ;
; -1.953 ; Count[1]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.079     ; 2.875      ;
; -1.949 ; Count[1]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.871      ;
; -1.895 ; Count[2]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.079     ; 2.817      ;
; -1.853 ; Count[0]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.775      ;
; -1.804 ; Count[3]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.079     ; 2.726      ;
; -1.800 ; Count[3]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.722      ;
; -1.789 ; Count[4]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.079     ; 2.711      ;
; -1.713 ; Count[2]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.635      ;
; -1.632 ; Count[0]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.554      ;
; -1.559 ; Count[1]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.481      ;
; -1.483 ; Count[2]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.405      ;
; -1.475 ; Count[0]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.397      ;
; -1.470 ; Count[5]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.079     ; 2.392      ;
; -1.448 ; Count[1]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.370      ;
; -1.410 ; Count[3]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.332      ;
; -1.400 ; Count[1]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.322      ;
; -1.377 ; Count[4]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.299      ;
; -1.352 ; Count[0]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.274      ;
; -1.330 ; Count[0]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.252      ;
; -1.326 ; Count[2]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.248      ;
; -1.312 ; Count[1]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.234      ;
; -1.211 ; Count[4]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.133      ;
; -1.134 ; Count[2]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.056      ;
; -1.129 ; Count[1]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.051      ;
; -1.128 ; Count[2]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.050      ;
; -1.119 ; Count[0]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 2.041      ;
; -0.960 ; Count[3]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.882      ;
; -0.957 ; Count[3]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.879      ;
; -0.956 ; Count[3]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.878      ;
; -0.945 ; Count[2]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.867      ;
; -0.760 ; Count[3]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.682      ;
; -0.482 ; Count[5]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.404      ;
; -0.372 ; Count[4]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.294      ;
; -0.370 ; Count[5]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.292      ;
; -0.364 ; Count[5]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.286      ;
; -0.361 ; Count[5]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.283      ;
; -0.195 ; Count[4]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.117      ;
; -0.191 ; Count[4]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.113      ;
; -0.182 ; Count[4]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.079     ; 1.104      ;
; -0.058 ; Count[5]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.079     ; 0.980      ;
; -0.052 ; Count[5]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.079     ; 0.974      ;
; 0.149  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 0.500        ; 2.914      ; 3.517      ;
; 0.422  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 1.000        ; 2.914      ; 3.744      ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'clk0~reg0'                                                             ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; -0.745 ; Count1[0] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.667      ;
; -0.554 ; Count1[1] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.476      ;
; -0.429 ; Count1[2] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.351      ;
; -0.362 ; Count1[2] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.284      ;
; -0.348 ; Count1[0] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.270      ;
; -0.295 ; Count1[1] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.217      ;
; -0.157 ; Count1[1] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.079      ;
; -0.155 ; Count1[0] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.077      ;
; -0.155 ; Count1[2] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 1.077      ;
; -0.013 ; Count1[2] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 0.935      ;
; 0.064  ; Count1[1] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 0.858      ;
; 0.064  ; Count1[0] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.079     ; 0.858      ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'clk'                                                                   ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; 0.064 ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 0.000        ; 3.018      ; 3.585      ;
; 0.337 ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; -0.500       ; 3.018      ; 3.358      ;
; 0.467 ; Count[4]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.758      ;
; 0.467 ; Count[5]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.758      ;
; 0.533 ; Count[5]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.824      ;
; 0.539 ; Count[5]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.830      ;
; 0.675 ; Count[4]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.966      ;
; 0.678 ; Count[4]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.969      ;
; 0.681 ; Count[4]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.079      ; 0.972      ;
; 0.841 ; Count[5]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.132      ;
; 0.843 ; Count[4]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.134      ;
; 0.843 ; Count[5]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.134      ;
; 0.845 ; Count[4]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.136      ;
; 0.848 ; Count[5]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.139      ;
; 1.146 ; Count[1]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.437      ;
; 1.146 ; Count[3]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.437      ;
; 1.148 ; Count[2]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.439      ;
; 1.246 ; Count[3]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.537      ;
; 1.248 ; Count[3]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.539      ;
; 1.250 ; Count[3]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.541      ;
; 1.308 ; Count[5]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.079      ; 1.599      ;
; 1.330 ; Count[0]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.621      ;
; 1.391 ; Count[2]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.682      ;
; 1.393 ; Count[2]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.684      ;
; 1.395 ; Count[2]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.686      ;
; 1.491 ; Count[2]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.782      ;
; 1.492 ; Count[0]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.783      ;
; 1.494 ; Count[3]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.785      ;
; 1.499 ; Count[3]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.790      ;
; 1.501 ; Count[1]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.792      ;
; 1.520 ; Count[0]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.811      ;
; 1.567 ; Count[0]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.858      ;
; 1.568 ; Count[1]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.859      ;
; 1.570 ; Count[1]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.861      ;
; 1.571 ; Count[0]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.862      ;
; 1.572 ; Count[1]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.863      ;
; 1.614 ; Count[1]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.905      ;
; 1.633 ; Count[0]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.924      ;
; 1.640 ; Count[2]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.079      ; 1.931      ;
; 1.755 ; Count[4]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.079      ; 2.046      ;
; 2.004 ; Count[3]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.079      ; 2.295      ;
; 2.021 ; Count[2]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.079      ; 2.312      ;
; 2.144 ; Count[1]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.079      ; 2.435      ;
; 2.163 ; Count[0]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.079      ; 2.454      ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'clk0~reg0'                                                             ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; 0.455 ; Count1[1] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 0.746      ;
; 0.467 ; Count1[0] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 0.758      ;
; 0.519 ; Count1[2] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 0.810      ;
; 0.638 ; Count1[1] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 0.929      ;
; 0.706 ; Count1[2] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 0.997      ;
; 0.713 ; Count1[0] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.004      ;
; 0.777 ; Count1[1] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.068      ;
; 0.813 ; Count1[0] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.104      ;
; 0.853 ; Count1[2] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.144      ;
; 0.900 ; Count1[2] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.191      ;
; 1.019 ; Count1[1] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.310      ;
; 1.213 ; Count1[0] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.079      ; 1.504      ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'clk'                                                           ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate        ; clk   ; Rise       ; clk                       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[4]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[5]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; clk0~reg0                 ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; Count[0]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; Count[1]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; Count[2]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; Count[3]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; Count[4]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; Count[5]                  ;
; 0.261  ; 0.449        ; 0.188          ; Low Pulse Width  ; clk   ; Rise       ; clk0~reg0                 ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; Count[0]                  ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; Count[1]                  ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; Count[2]                  ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; Count[3]                  ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; Count[4]                  ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; Count[5]                  ;
; 0.331  ; 0.551        ; 0.220          ; High Pulse Width ; clk   ; Rise       ; clk0~reg0                 ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|o               ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[0]|clk              ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[1]|clk              ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[2]|clk              ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[3]|clk              ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[4]|clk              ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[5]|clk              ;
; 0.400  ; 0.400        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk0~reg0|clk             ;
; 0.402  ; 0.402        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.402  ; 0.402        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|i               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|i               ;
; 0.598  ; 0.598        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.598  ; 0.598        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[0]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[1]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[2]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[3]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[4]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[5]|clk              ;
; 0.599  ; 0.599        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk0~reg0|clk             ;
; 0.609  ; 0.609        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|o               ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+


+----------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'clk0~reg0'                                                         ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock     ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.216  ; 0.436        ; 0.220          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; 0.216  ; 0.436        ; 0.220          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; 0.216  ; 0.436        ; 0.220          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; 0.216  ; 0.436        ; 0.220          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.375  ; 0.563        ; 0.188          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; 0.375  ; 0.563        ; 0.188          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; 0.375  ; 0.563        ; 0.188          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; 0.375  ; 0.563        ; 0.188          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.484  ; 0.484        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|inclk[0] ;
; 0.484  ; 0.484        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|outclk   ;
; 0.485  ; 0.485        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[0]|clk             ;
; 0.485  ; 0.485        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[1]|clk             ;
; 0.485  ; 0.485        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[2]|clk             ;
; 0.485  ; 0.485        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk1~reg0|clk             ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0|q               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0|q               ;
; 0.515  ; 0.515        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[0]|clk             ;
; 0.515  ; 0.515        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[1]|clk             ;
; 0.515  ; 0.515        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[2]|clk             ;
; 0.515  ; 0.515        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk1~reg0|clk             ;
; 0.516  ; 0.516        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|inclk[0] ;
; 0.516  ; 0.516        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|outclk   ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; RESET     ; clk        ; 2.757 ; 3.045 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; RESET     ; clk        ; -2.181 ; -2.429 ; Rise       ; clk             ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 4.545 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 6.353 ; 6.144 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 4.185 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 4.461 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 6.184 ; 5.978 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 4.109 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


----------------------------------------------
; Slow 1200mV 85C Model Metastability Report ;
----------------------------------------------
No synchronizer chains to report.


+-----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Fmax Summary                                                                         ;
+------------+-----------------+------------+---------------------------------------------------------------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note                                                          ;
+------------+-----------------+------------+---------------------------------------------------------------+
; 357.78 MHz ; 250.0 MHz       ; clk        ; limit due to minimum period restriction (max I/O toggle rate) ;
; 637.35 MHz ; 402.09 MHz      ; clk0~reg0  ; limit due to minimum period restriction (tmin)                ;
+------------+-----------------+------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+------------------------------------+
; Slow 1200mV 0C Model Setup Summary ;
+-----------+--------+---------------+
; Clock     ; Slack  ; End Point TNS ;
+-----------+--------+---------------+
; clk       ; -1.795 ; -9.423        ;
; clk0~reg0 ; -0.569 ; -1.174        ;
+-----------+--------+---------------+


+-----------------------------------+
; Slow 1200mV 0C Model Hold Summary ;
+-----------+-------+---------------+
; Clock     ; Slack ; End Point TNS ;
+-----------+-------+---------------+
; clk       ; 0.162 ; 0.000         ;
; clk0~reg0 ; 0.404 ; 0.000         ;
+-----------+-------+---------------+


-----------------------------------------
; Slow 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Slow 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
+-----------+--------+-----------------------------+
; Clock     ; Slack  ; End Point TNS               ;
+-----------+--------+-----------------------------+
; clk       ; -3.000 ; -13.409                     ;
; clk0~reg0 ; -1.487 ; -5.948                      ;
+-----------+--------+-----------------------------+


+------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'clk'                                                                    ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; -1.795 ; Count[0]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.071     ; 2.726      ;
; -1.675 ; Count[1]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.071     ; 2.606      ;
; -1.663 ; Count[2]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.071     ; 2.594      ;
; -1.658 ; Count[1]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.589      ;
; -1.582 ; Count[4]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.071     ; 2.513      ;
; -1.569 ; Count[0]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.500      ;
; -1.547 ; Count[3]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.071     ; 2.478      ;
; -1.530 ; Count[3]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.461      ;
; -1.450 ; Count[2]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.381      ;
; -1.403 ; Count[0]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.334      ;
; -1.283 ; Count[1]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.214      ;
; -1.271 ; Count[2]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.202      ;
; -1.269 ; Count[0]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.200      ;
; -1.237 ; Count[5]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.071     ; 2.168      ;
; -1.221 ; Count[1]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.152      ;
; -1.190 ; Count[4]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.121      ;
; -1.165 ; Count[0]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.096      ;
; -1.163 ; Count[1]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.094      ;
; -1.162 ; Count[1]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.093      ;
; -1.161 ; Count[0]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.092      ;
; -1.155 ; Count[3]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.086      ;
; -1.137 ; Count[2]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.071     ; 2.068      ;
; -0.994 ; Count[2]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.925      ;
; -0.991 ; Count[4]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.922      ;
; -0.990 ; Count[2]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.921      ;
; -0.915 ; Count[1]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.846      ;
; -0.906 ; Count[0]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.837      ;
; -0.854 ; Count[3]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.785      ;
; -0.851 ; Count[3]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.782      ;
; -0.850 ; Count[3]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.781      ;
; -0.753 ; Count[2]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.684      ;
; -0.582 ; Count[3]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.513      ;
; -0.358 ; Count[5]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.289      ;
; -0.231 ; Count[4]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.162      ;
; -0.230 ; Count[5]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.161      ;
; -0.226 ; Count[5]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.157      ;
; -0.222 ; Count[5]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.153      ;
; -0.084 ; Count[4]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.015      ;
; -0.084 ; Count[4]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.015      ;
; -0.079 ; Count[4]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.071     ; 1.010      ;
; 0.044  ; Count[5]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.071     ; 0.887      ;
; 0.051  ; Count[5]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.071     ; 0.880      ;
; 0.267  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 0.500        ; 2.703      ; 3.168      ;
; 0.360  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 1.000        ; 2.703      ; 3.575      ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'clk0~reg0'                                                              ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; -0.569 ; Count1[0] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.501      ;
; -0.413 ; Count1[1] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.345      ;
; -0.310 ; Count1[2] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.242      ;
; -0.228 ; Count1[2] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.160      ;
; -0.213 ; Count1[0] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.145      ;
; -0.164 ; Count1[1] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.096      ;
; -0.075 ; Count1[0] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 1.007      ;
; -0.061 ; Count1[2] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 0.993      ;
; -0.045 ; Count1[1] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 0.977      ;
; 0.084  ; Count1[2] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 0.848      ;
; 0.162  ; Count1[1] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 0.770      ;
; 0.162  ; Count1[0] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.070     ; 0.770      ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'clk'                                                                    ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; 0.162 ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 0.000        ; 2.796      ; 3.423      ;
; 0.263 ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; -0.500       ; 2.796      ; 3.024      ;
; 0.418 ; Count[4]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.418 ; Count[5]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.497 ; Count[5]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.763      ;
; 0.503 ; Count[5]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.769      ;
; 0.624 ; Count[4]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.890      ;
; 0.635 ; Count[4]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.901      ;
; 0.636 ; Count[4]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.071      ; 0.902      ;
; 0.784 ; Count[5]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.050      ;
; 0.787 ; Count[5]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.053      ;
; 0.789 ; Count[4]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.055      ;
; 0.790 ; Count[4]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.056      ;
; 0.791 ; Count[5]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.057      ;
; 1.059 ; Count[3]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.325      ;
; 1.059 ; Count[1]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.325      ;
; 1.064 ; Count[2]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.330      ;
; 1.169 ; Count[3]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.435      ;
; 1.170 ; Count[3]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.436      ;
; 1.173 ; Count[3]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.439      ;
; 1.194 ; Count[5]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.071      ; 1.460      ;
; 1.229 ; Count[0]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.495      ;
; 1.301 ; Count[2]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.567      ;
; 1.302 ; Count[2]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.568      ;
; 1.305 ; Count[2]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.571      ;
; 1.333 ; Count[3]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.599      ;
; 1.338 ; Count[3]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.604      ;
; 1.357 ; Count[2]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.623      ;
; 1.361 ; Count[0]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.627      ;
; 1.374 ; Count[1]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.640      ;
; 1.392 ; Count[0]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.658      ;
; 1.466 ; Count[1]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.732      ;
; 1.468 ; Count[1]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.734      ;
; 1.468 ; Count[0]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.734      ;
; 1.469 ; Count[1]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.735      ;
; 1.471 ; Count[0]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.737      ;
; 1.472 ; Count[1]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.738      ;
; 1.484 ; Count[0]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.750      ;
; 1.497 ; Count[2]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.071      ; 1.763      ;
; 1.625 ; Count[4]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.071      ; 1.891      ;
; 1.815 ; Count[3]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.071      ; 2.081      ;
; 1.829 ; Count[2]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.071      ; 2.095      ;
; 1.938 ; Count[1]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.071      ; 2.204      ;
; 1.956 ; Count[0]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.071      ; 2.222      ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'clk0~reg0'                                                              ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; 0.404 ; Count1[1] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.669      ;
; 0.419 ; Count1[0] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.684      ;
; 0.481 ; Count1[2] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.746      ;
; 0.593 ; Count1[1] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.858      ;
; 0.637 ; Count1[0] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.902      ;
; 0.662 ; Count1[2] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.927      ;
; 0.726 ; Count1[1] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 0.991      ;
; 0.754 ; Count1[0] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 1.019      ;
; 0.796 ; Count1[2] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 1.061      ;
; 0.823 ; Count1[2] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 1.088      ;
; 0.935 ; Count1[1] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 1.200      ;
; 1.131 ; Count1[0] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.070      ; 1.396      ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'clk'                                                            ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate        ; clk   ; Rise       ; clk                       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[0]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[1]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[2]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[3]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[4]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; Count[5]                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk   ; Rise       ; clk0~reg0                 ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[0]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[1]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[2]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[3]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[4]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[5]                  ;
; 0.259  ; 0.443        ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; clk0~reg0                 ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[0]                  ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[1]                  ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[2]                  ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[3]                  ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[4]                  ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[5]                  ;
; 0.338  ; 0.554        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; clk0~reg0                 ;
; 0.391  ; 0.391        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|o               ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[0]|clk              ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[1]|clk              ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[2]|clk              ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[3]|clk              ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[4]|clk              ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[5]|clk              ;
; 0.392  ; 0.392        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk0~reg0|clk             ;
; 0.394  ; 0.394        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.394  ; 0.394        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|i               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|i               ;
; 0.606  ; 0.606        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 0.606  ; 0.606        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[0]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[1]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[2]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[3]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[4]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[5]|clk              ;
; 0.608  ; 0.608        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk0~reg0|clk             ;
; 0.609  ; 0.609        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|o               ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+


+----------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'clk0~reg0'                                                          ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock     ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period       ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.177  ; 0.393        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; 0.177  ; 0.393        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; 0.177  ; 0.393        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; 0.177  ; 0.393        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.419  ; 0.603        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; 0.419  ; 0.603        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; 0.419  ; 0.603        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; 0.419  ; 0.603        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.445  ; 0.445        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|inclk[0] ;
; 0.445  ; 0.445        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|outclk   ;
; 0.447  ; 0.447        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[0]|clk             ;
; 0.447  ; 0.447        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[1]|clk             ;
; 0.447  ; 0.447        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[2]|clk             ;
; 0.447  ; 0.447        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk1~reg0|clk             ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0|q               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0|q               ;
; 0.552  ; 0.552        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[0]|clk             ;
; 0.552  ; 0.552        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[1]|clk             ;
; 0.552  ; 0.552        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[2]|clk             ;
; 0.552  ; 0.552        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk1~reg0|clk             ;
; 0.554  ; 0.554        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|inclk[0] ;
; 0.554  ; 0.554        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|outclk   ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; RESET     ; clk        ; 2.465 ; 2.633 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; RESET     ; clk        ; -1.952 ; -2.056 ; Rise       ; clk             ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 4.477 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 6.055 ; 5.794 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 3.980 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 4.396 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 5.901 ; 5.644 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 3.912 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


---------------------------------------------
; Slow 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+------------------------------------+
; Fast 1200mV 0C Model Setup Summary ;
+-----------+--------+---------------+
; Clock     ; Slack  ; End Point TNS ;
+-----------+--------+---------------+
; clk       ; -0.298 ; -0.828        ;
; clk0~reg0 ; 0.239  ; 0.000         ;
+-----------+--------+---------------+


+------------------------------------+
; Fast 1200mV 0C Model Hold Summary  ;
+-----------+--------+---------------+
; Clock     ; Slack  ; End Point TNS ;
+-----------+--------+---------------+
; clk       ; -0.098 ; -0.098        ;
; clk0~reg0 ; 0.188  ; 0.000         ;
+-----------+--------+---------------+


-----------------------------------------
; Fast 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Fast 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
+-----------+--------+-----------------------------+
; Clock     ; Slack  ; End Point TNS               ;
+-----------+--------+-----------------------------+
; clk       ; -3.000 ; -12.158                     ;
; clk0~reg0 ; -1.000 ; -4.000                      ;
+-----------+--------+-----------------------------+


+------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'clk'                                                                    ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; -0.298 ; Count[1]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.036     ; 1.249      ;
; -0.284 ; Count[1]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.235      ;
; -0.284 ; Count[0]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.036     ; 1.235      ;
; -0.238 ; Count[0]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.189      ;
; -0.228 ; Count[3]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.036     ; 1.179      ;
; -0.215 ; Count[2]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.036     ; 1.166      ;
; -0.214 ; Count[3]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.165      ;
; -0.171 ; Count[2]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.122      ;
; -0.171 ; Count[4]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.036     ; 1.122      ;
; -0.129 ; Count[1]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.080      ;
; -0.115 ; Count[0]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.066      ;
; -0.069 ; Count[5]  ; clk0~reg0 ; clk          ; clk         ; 1.000        ; -0.036     ; 1.020      ;
; -0.059 ; Count[3]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.010      ;
; -0.053 ; Count[1]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.036     ; 1.004      ;
; -0.048 ; Count[1]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.999      ;
; -0.046 ; Count[2]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.997      ;
; -0.039 ; Count[0]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.990      ;
; -0.016 ; Count[1]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.967      ;
; -0.016 ; Count[0]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.967      ;
; -0.011 ; Count[0]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.962      ;
; -0.002 ; Count[4]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.953      ;
; 0.030  ; Count[2]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.921      ;
; 0.033  ; Count[4]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.918      ;
; 0.058  ; Count[2]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.893      ;
; 0.063  ; Count[2]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.888      ;
; 0.073  ; Count[1]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.878      ;
; 0.078  ; Count[0]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.873      ;
; 0.136  ; Count[3]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.815      ;
; 0.139  ; Count[3]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.812      ;
; 0.141  ; Count[3]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.810      ;
; 0.152  ; Count[2]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.799      ;
; 0.178  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 0.500        ; 1.270      ; 1.674      ;
; 0.230  ; Count[3]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.721      ;
; 0.355  ; Count[5]  ; Count[5]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.596      ;
; 0.390  ; Count[4]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.561      ;
; 0.393  ; Count[5]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.558      ;
; 0.398  ; Count[5]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.553      ;
; 0.401  ; Count[5]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.550      ;
; 0.482  ; Count[4]  ; Count[1]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.469      ;
; 0.487  ; Count[4]  ; Count[3]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.464      ;
; 0.495  ; Count[4]  ; Count[2]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.456      ;
; 0.537  ; Count[5]  ; Count[4]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.414      ;
; 0.545  ; Count[5]  ; Count[0]  ; clk          ; clk         ; 1.000        ; -0.036     ; 0.406      ;
; 0.850  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 1.000        ; 1.270      ; 1.502      ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'clk0~reg0'                                                             ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; 0.239 ; Count1[0] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.713      ;
; 0.327 ; Count1[1] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.625      ;
; 0.390 ; Count1[2] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.562      ;
; 0.404 ; Count1[2] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.548      ;
; 0.410 ; Count1[0] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.542      ;
; 0.436 ; Count1[1] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.516      ;
; 0.493 ; Count1[0] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.459      ;
; 0.498 ; Count1[1] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.454      ;
; 0.498 ; Count1[2] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.454      ;
; 0.561 ; Count1[2] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.391      ;
; 0.593 ; Count1[1] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.359      ;
; 0.593 ; Count1[0] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 1.000        ; -0.035     ; 0.359      ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'clk'                                                                     ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; -0.098 ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; 0.000        ; 1.320      ; 1.441      ;
; 0.194  ; Count[4]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.314      ;
; 0.194  ; Count[5]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.314      ;
; 0.222  ; Count[5]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.342      ;
; 0.228  ; Count[5]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.348      ;
; 0.274  ; Count[4]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.394      ;
; 0.283  ; Count[4]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.403      ;
; 0.284  ; Count[4]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.404      ;
; 0.345  ; Count[5]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.465      ;
; 0.348  ; Count[5]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.468      ;
; 0.351  ; Count[4]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.471      ;
; 0.352  ; Count[5]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.472      ;
; 0.354  ; Count[4]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.474      ;
; 0.449  ; Count[3]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.569      ;
; 0.451  ; Count[2]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.571      ;
; 0.451  ; Count[1]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.571      ;
; 0.503  ; Count[3]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.623      ;
; 0.503  ; Count[3]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.623      ;
; 0.507  ; Count[3]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.627      ;
; 0.532  ; Count[5]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.036      ; 0.652      ;
; 0.533  ; Count[0]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.653      ;
; 0.561  ; clk0~reg0 ; clk0~reg0 ; clk0~reg0    ; clk         ; -0.500       ; 1.320      ; 1.600      ;
; 0.565  ; Count[2]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.685      ;
; 0.565  ; Count[2]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.685      ;
; 0.569  ; Count[2]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.689      ;
; 0.582  ; Count[3]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.702      ;
; 0.587  ; Count[3]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.707      ;
; 0.600  ; Count[1]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.720      ;
; 0.609  ; Count[2]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.729      ;
; 0.611  ; Count[0]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.731      ;
; 0.614  ; Count[0]  ; Count[2]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.734      ;
; 0.638  ; Count[1]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.758      ;
; 0.638  ; Count[0]  ; Count[5]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.758      ;
; 0.638  ; Count[1]  ; Count[0]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.758      ;
; 0.642  ; Count[1]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.762      ;
; 0.642  ; Count[0]  ; Count[4]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.762      ;
; 0.644  ; Count[2]  ; Count[1]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.764      ;
; 0.663  ; Count[1]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.783      ;
; 0.677  ; Count[0]  ; Count[3]  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.797      ;
; 0.727  ; Count[4]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.036      ; 0.847      ;
; 0.817  ; Count[3]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.036      ; 0.937      ;
; 0.831  ; Count[2]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.036      ; 0.951      ;
; 0.885  ; Count[1]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.036      ; 1.005      ;
; 0.899  ; Count[0]  ; clk0~reg0 ; clk          ; clk         ; 0.000        ; 0.036      ; 1.019      ;
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'clk0~reg0'                                                              ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node   ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
; 0.188 ; Count1[1] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.307      ;
; 0.195 ; Count1[0] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.314      ;
; 0.212 ; Count1[2] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.331      ;
; 0.260 ; Count1[1] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.379      ;
; 0.271 ; Count1[0] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.390      ;
; 0.275 ; Count1[2] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.394      ;
; 0.310 ; Count1[1] ; Count1[0] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.429      ;
; 0.329 ; Count1[0] ; clk1~reg0 ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.448      ;
; 0.343 ; Count1[2] ; Count1[1] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.462      ;
; 0.365 ; Count1[2] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.484      ;
; 0.413 ; Count1[1] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.532      ;
; 0.482 ; Count1[0] ; Count1[2] ; clk0~reg0    ; clk0~reg0   ; 0.000        ; 0.035      ; 0.601      ;
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'clk'                                                            ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate        ; clk   ; Rise       ; clk                       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; Count[0]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; Count[1]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; Count[2]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; Count[3]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; Count[4]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; Count[5]                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk   ; Rise       ; clk0~reg0                 ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[0]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[1]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[2]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[3]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[4]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; Count[5]                  ;
; -0.233 ; -0.049       ; 0.184          ; Low Pulse Width  ; clk   ; Rise       ; clk0~reg0                 ;
; -0.059 ; -0.059       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|o               ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[0]|clk              ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[1]|clk              ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[2]|clk              ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[3]|clk              ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[4]|clk              ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; Count[5]|clk              ;
; -0.054 ; -0.054       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk0~reg0|clk             ;
; -0.045 ; -0.045       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; -0.045 ; -0.045       ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|i               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk   ; Rise       ; clk~input|i               ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[0]                  ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[1]                  ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[2]                  ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[3]                  ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[4]                  ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; Count[5]                  ;
; 0.832  ; 1.048        ; 0.216          ; High Pulse Width ; clk   ; Rise       ; clk0~reg0                 ;
; 1.044  ; 1.044        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|inclk[0] ;
; 1.044  ; 1.044        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~inputclkctrl|outclk   ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[0]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[1]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[2]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[3]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[4]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; Count[5]|clk              ;
; 1.053  ; 1.053        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk0~reg0|clk             ;
; 1.059  ; 1.059        ; 0.000          ; High Pulse Width ; clk   ; Rise       ; clk~input|o               ;
+--------+--------------+----------------+------------------+-------+------------+---------------------------+


+----------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'clk0~reg0'                                                          ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock     ; Clock Edge ; Target                    ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period       ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.270  ; 0.454        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; 0.270  ; 0.454        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; 0.270  ; 0.454        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; 0.270  ; 0.454        ; 0.184          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.326  ; 0.542        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[0]                 ;
; 0.326  ; 0.542        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[1]                 ;
; 0.326  ; 0.542        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[2]                 ;
; 0.326  ; 0.542        ; 0.216          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk1~reg0                 ;
; 0.450  ; 0.450        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[0]|clk             ;
; 0.450  ; 0.450        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[1]|clk             ;
; 0.450  ; 0.450        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; Count1[2]|clk             ;
; 0.450  ; 0.450        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk1~reg0|clk             ;
; 0.458  ; 0.458        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|inclk[0] ;
; 0.458  ; 0.458        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0|q               ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; clk0~reg0 ; Rise       ; clk0~reg0|q               ;
; 0.541  ; 0.541        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|inclk[0] ;
; 0.541  ; 0.541        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk0~reg0clkctrl|outclk   ;
; 0.548  ; 0.548        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[0]|clk             ;
; 0.548  ; 0.548        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[1]|clk             ;
; 0.548  ; 0.548        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; Count1[2]|clk             ;
; 0.548  ; 0.548        ; 0.000          ; High Pulse Width ; clk0~reg0 ; Rise       ; clk1~reg0|clk             ;
+--------+--------------+----------------+------------------+-----------+------------+---------------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; RESET     ; clk        ; 1.266 ; 2.015 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; RESET     ; clk        ; -0.981 ; -1.759 ; Rise       ; clk             ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 2.288 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 3.128 ; 3.086 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 2.296 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 2.254 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 3.054 ; 3.011 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 2.259 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


---------------------------------------------
; Fast 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+--------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                            ;
+------------------+---------+--------+----------+---------+---------------------+
; Clock            ; Setup   ; Hold   ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+---------+--------+----------+---------+---------------------+
; Worst-case Slack ; -2.044  ; -0.098 ; N/A      ; N/A     ; -3.000              ;
;  clk             ; -2.044  ; -0.098 ; N/A      ; N/A     ; -3.000              ;
;  clk0~reg0       ; -0.745  ; 0.188  ; N/A      ; N/A     ; -1.487              ;
; Design-wide TNS  ; -12.757 ; -0.098 ; 0.0      ; 0.0     ; -19.357             ;
;  clk             ; -11.007 ; -0.098 ; N/A      ; N/A     ; -13.409             ;
;  clk0~reg0       ; -1.750  ; 0.000  ; N/A      ; N/A     ; -5.948              ;
+------------------+---------+--------+----------+---------+---------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; RESET     ; clk        ; 2.757 ; 3.045 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; RESET     ; clk        ; -0.981 ; -1.759 ; Rise       ; clk             ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 4.545 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 6.353 ; 6.144 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 4.185 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; clk0      ; clk0~reg0  ; 2.254 ;       ; Rise       ; clk0~reg0       ;
; clk1      ; clk0~reg0  ; 3.054 ; 3.011 ; Rise       ; clk0~reg0       ;
; clk0      ; clk0~reg0  ;       ; 2.259 ; Fall       ; clk0~reg0       ;
+-----------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Board Trace Model Assignments                                                                                                                                                                                                                                                                                                                                                                                    ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; Pin           ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; clk0          ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; clk1          ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+


+----------------------------------------------------------------------------+
; Input Transition Times                                                     ;
+-------------------------+--------------+-----------------+-----------------+
; Pin                     ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
+-------------------------+--------------+-----------------+-----------------+
; RESET                   ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; clk                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_ASDO_DATA1~     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_DATA0~          ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
+-------------------------+--------------+-----------------+-----------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; clk0          ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; clk1          ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 2.58e-07 V                   ; 3.13 V              ; -0.0396 V           ; 0.18 V                               ; 0.073 V                              ; 4.81e-10 s                  ; 4.67e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 2.58e-07 V                  ; 3.13 V             ; -0.0396 V          ; 0.18 V                              ; 0.073 V                             ; 4.81e-10 s                 ; 4.67e-10 s                 ; Yes                       ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; clk0          ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; clk1          ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 6.52e-08 V                   ; 3.58 V              ; -0.0651 V           ; 0.234 V                              ; 0.087 V                              ; 2.93e-10 s                  ; 3.07e-10 s                  ; Yes                        ; Yes                        ; 3.46 V                      ; 6.52e-08 V                  ; 3.58 V             ; -0.0651 V          ; 0.234 V                             ; 0.087 V                             ; 2.93e-10 s                 ; 3.07e-10 s                 ; Yes                       ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+--------------------------------------------------------------------+
; Setup Transfers                                                    ;
+------------+-----------+----------+----------+----------+----------+
; From Clock ; To Clock  ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+-----------+----------+----------+----------+----------+
; clk        ; clk       ; 69       ; 0        ; 0        ; 0        ;
; clk0~reg0  ; clk       ; 1        ; 1        ; 0        ; 0        ;
; clk0~reg0  ; clk0~reg0 ; 12       ; 0        ; 0        ; 0        ;
+------------+-----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+--------------------------------------------------------------------+
; Hold Transfers                                                     ;
+------------+-----------+----------+----------+----------+----------+
; From Clock ; To Clock  ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+-----------+----------+----------+----------+----------+
; clk        ; clk       ; 69       ; 0        ; 0        ; 0        ;
; clk0~reg0  ; clk       ; 1        ; 1        ; 0        ; 0        ;
; clk0~reg0  ; clk0~reg0 ; 12       ; 0        ; 0        ; 0        ;
+------------+-----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 1     ; 1    ;
; Unconstrained Input Port Paths  ; 7     ; 7    ;
; Unconstrained Output Ports      ; 2     ; 2    ;
; Unconstrained Output Port Paths ; 2     ; 2    ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
    Info: Version 11.0 Build 157 04/27/2011 SJ Full Version
    Info: Processing started: Sat May 05 09:02:53 2012
Info: Command: quartus_sta pwm -c pwm
Info: qsta_default_script.tcl version: #1
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Critical Warning: Synopsys Design Constraints File file not found: 'pwm.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
    Info: create_clock -period 1.000 -name clk clk
    Info: create_clock -period 1.000 -name clk0~reg0 clk0~reg0
Info: No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Info: Analyzing Slow 1200mV 85C Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -2.044
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -2.044       -11.007 clk 
    Info:    -0.745        -1.750 clk0~reg0 
Info: Worst-case hold slack is 0.064
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.064         0.000 clk 
    Info:     0.455         0.000 clk0~reg0 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -13.409 clk 
    Info:    -1.487        -5.948 clk0~reg0 
Info: Analyzing Slow 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -1.795
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.795        -9.423 clk 
    Info:    -0.569        -1.174 clk0~reg0 
Info: Worst-case hold slack is 0.162
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.162         0.000 clk 
    Info:     0.404         0.000 clk0~reg0 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -13.409 clk 
    Info:    -1.487        -5.948 clk0~reg0 
Info: Analyzing Fast 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk0~reg0}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -rise_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk0~reg0}] -fall_to [get_clocks {clk}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -setup 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk0~reg0}] -hold 0.030
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -0.298
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.298        -0.828 clk 
    Info:     0.239         0.000 clk0~reg0 
Info: Worst-case hold slack is -0.098
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.098        -0.098 clk 
    Info:     0.188         0.000 clk0~reg0 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000       -12.158 clk 
    Info:    -1.000        -4.000 clk0~reg0 
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 270 megabytes
    Info: Processing ended: Sat May 05 09:02:55 2012
    Info: Elapsed time: 00:00:02
    Info: Total CPU time (on all processors): 00:00:02


