Fitter report for clock1
Mon Oct 06 20:56:32 2008
Quartus II Version 7.2 Build 151 09/26/2007 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Device Options
  5. Input Pins
  6. Output Pins
  7. Bidir Pins
  8. All Package Pins
  9. Control Signals
 10. Global & Other Fast Signals
 11. Carry Chains
 12. Cascade Chains
 13. Non-Global High Fan-Out Signals
 14. Peripheral Signals
 15. LAB
 16. Local Routing Interconnect
 17. LAB External Interconnect
 18. Row Interconnect
 19. LAB Column Interconnect
 20. LAB Column Interconnect
 21. Fitter Resource Usage Summary
 22. Fitter Resource Utilization by Entity
 23. Delay Chain Summary
 24. Pin-Out File
 25. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2007 Altera Corporation
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and other software and tools, and its AMPP partner logic 
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; Fitter Summary                                                  ;
+-----------------------+-----------------------------------------+
; Fitter Status         ; Successful - Mon Oct 06 20:56:32 2008   ;
; Quartus II Version    ; 7.2 Build 151 09/26/2007 SJ Web Edition ;
; Revision Name         ; clock1                                  ;
; Top-level Entity Name ; clock1                                  ;
; Family                ; FLEX10K                                 ;
; Device                ; EPF10K10LC84-4                          ;
; Timing Models         ; Final                                   ;
; Total logic elements  ; 268 / 576 ( 47 % )                      ;
; Total pins            ; 30 / 59 ( 51 % )                        ;
; Total memory bits     ; 0 / 6,144 ( 0 % )                       ;
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+------------------------------------------------------------------------------------------------------+
; Fitter Settings                                                                                      ;
+------------------------------------------------------------+--------------------+--------------------+
; Option                                                     ; Setting            ; Default Value      ;
+------------------------------------------------------------+--------------------+--------------------+
; Device                                                     ; EPF10K10LC84-4     ;                    ;
; Use smart compilation                                      ; Off                ; Off                ;
; Use TimeQuest Timing Analyzer                              ; Off                ; Off                ;
; Router Timing Optimization Level                           ; Normal             ; Normal             ;
; Placement Effort Multiplier                                ; 1.0                ; 1.0                ;
; Router Effort Multiplier                                   ; 1.0                ; 1.0                ;
; Equivalent RAM and MLAB Paused Read Capabilities           ; Care               ; Care               ;
; Optimize Timing                                            ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing                 ; On                 ; On                 ;
; Limit to One Fitting Attempt                               ; Off                ; Off                ;
; Final Placement Optimizations                              ; Automatically      ; Automatically      ;
; Fitter Aggressive Routability Optimizations                ; Automatically      ; Automatically      ;
; Fitter Initial Placement Seed                              ; 1                  ; 1                  ;
; Slow Slew Rate                                             ; Off                ; Off                ;
; Auto Global Memory Control Signals                         ; Off                ; Off                ;
; Logic Cell Insertion - Individual Logic Cells              ; On                 ; On                 ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On                 ; On                 ;
; Fitter Effort                                              ; Auto Fit           ; Auto Fit           ;
; Auto Global Clock                                          ; On                 ; On                 ;
; Auto Global Output Enable                                  ; On                 ; On                 ;
; Auto Global Register Control Signals                       ; On                 ; On                 ;
+------------------------------------------------------------+--------------------+--------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; nWS, nRS, nCS, CS                            ; Unreserved               ;
; RDYnBUSY                                     ; Unreserved               ;
; Data[7..1]                                   ; Unreserved               ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                            ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name  ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; t4    ; 64    ;  B  ; --   ; 4       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; t2    ; 59    ;  C  ; --   ; 4       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; t1    ; 54    ; --  ; 21   ; 4       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; t3    ; 61    ;  C  ; --   ; 4       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; clk50 ; 43    ; --  ; --   ; 7       ; yes    ; no           ; no                      ; no            ; no            ; TTL          ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                         ;
+---------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name    ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+---------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; seg_g   ; 72    ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_dp  ; 71    ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_e   ; 73    ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_d   ; 66    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_f   ; 65    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_b   ; 70    ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_a   ; 67    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; seg_c   ; 69    ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; dig5    ; 78    ; --  ; 24   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; dig6    ; 81    ; --  ; 22   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; dig2    ; 83    ; --  ; 13   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; dig3    ; 79    ; --  ; 24   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; dig4    ; 80    ; --  ; 23   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; dig1    ; 5     ; --  ; 5    ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; led1    ; 53    ; --  ; 20   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; led2    ; 58    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; led3    ; 60    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; led4    ; 62    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; kbd_clk ; 52    ; --  ; 19   ; no           ; no                       ; no            ; no             ; no            ; no            ; yes        ; no            ; TTL          ;
; green   ; 38    ; --  ; 10   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; red     ; 37    ; --  ; 9    ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; blue    ; 39    ; --  ; 11   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; horiz   ; 48    ; --  ; 15   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; vert    ; 47    ; --  ; 14   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
+---------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                       ;
+---------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+---------------+---------------+---------------+------------+--------------+
; Name    ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Single-Pin OE ; Open Drain ; I/O Standard ;
+---------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+---------------+---------------+---------------+------------+--------------+
; kbd_dta ; 51    ; --  ; 18   ; 0       ; no     ; no           ; no                      ; no                       ; no            ; no             ; no            ; no            ; no            ; yes        ; TTL          ;
+---------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+---------------+---------------+---------------+------------+--------------+


+-----------------------------------+
; All Package Pins                  ;
+-------+------------+--------------+
; Pin # ; Usage      ; I/O Standard ;
+-------+------------+--------------+
; 1     ; GND+       ;              ;
; 2     ; GND+       ;              ;
; 3     ; GND*       ;              ;
; 4     ; VCC_INT    ;              ;
; 5     ; dig1       ; TTL          ;
; 6     ; GND*       ;              ;
; 7     ; GND*       ;              ;
; 8     ; GND*       ;              ;
; 9     ; GND*       ;              ;
; 10    ; GND*       ;              ;
; 11    ; GND*       ;              ;
; 12    ; ^DATA0     ;              ;
; 13    ; ^DCLK      ;              ;
; 14    ; ^nCE       ;              ;
; 15    ; #TDI       ;              ;
; 16    ; GND*       ;              ;
; 17    ; GND*       ;              ;
; 18    ; GND*       ;              ;
; 19    ; GND*       ;              ;
; 20    ; VCC_INT    ;              ;
; 21    ; GND*       ;              ;
; 22    ; GND*       ;              ;
; 23    ; GND*       ;              ;
; 24    ; GND*       ;              ;
; 25    ; GND*       ;              ;
; 26    ; GND_INT    ;              ;
; 27    ; GND*       ;              ;
; 28    ; GND*       ;              ;
; 29    ; GND*       ;              ;
; 30    ; GND*       ;              ;
; 31    ; ^MSEL0     ;              ;
; 32    ; ^MSEL1     ;              ;
; 33    ; VCC_INT    ;              ;
; 34    ; ^nCONFIG   ;              ;
; 35    ; GND*       ;              ;
; 36    ; GND*       ;              ;
; 37    ; red        ; TTL          ;
; 38    ; green      ; TTL          ;
; 39    ; blue       ; TTL          ;
; 40    ; VCC_INT    ;              ;
; 41    ; GND_INT    ;              ;
; 42    ; GND+       ;              ;
; 43    ; clk50      ; TTL          ;
; 44    ; GND+       ;              ;
; 45    ; VCC_INT    ;              ;
; 46    ; GND_INT    ;              ;
; 47    ; vert       ; TTL          ;
; 48    ; horiz      ; TTL          ;
; 49    ; GND*       ;              ;
; 50    ; GND*       ;              ;
; 51    ; kbd_dta    ; TTL          ;
; 52    ; kbd_clk    ; TTL          ;
; 53    ; led1       ; TTL          ;
; 54    ; t1         ; TTL          ;
; 55    ; ^nSTATUS   ;              ;
; 56    ; #TRST      ;              ;
; 57    ; #TMS       ;              ;
; 58    ; led2       ; TTL          ;
; 59    ; t2         ; TTL          ;
; 60    ; led3       ; TTL          ;
; 61    ; t3         ; TTL          ;
; 62    ; led4       ; TTL          ;
; 63    ; VCC_INT    ;              ;
; 64    ; t4         ; TTL          ;
; 65    ; seg_f      ; TTL          ;
; 66    ; seg_d      ; TTL          ;
; 67    ; seg_a      ; TTL          ;
; 68    ; GND_INT    ;              ;
; 69    ; seg_c      ; TTL          ;
; 70    ; seg_b      ; TTL          ;
; 71    ; seg_dp     ; TTL          ;
; 72    ; seg_g      ; TTL          ;
; 73    ; seg_e      ; TTL          ;
; 74    ; #TDO       ;              ;
; 75    ; ^nCEO      ;              ;
; 76    ; ^CONF_DONE ;              ;
; 77    ; #TCK       ;              ;
; 78    ; dig5       ; TTL          ;
; 79    ; dig3       ; TTL          ;
; 80    ; dig4       ; TTL          ;
; 81    ; dig6       ; TTL          ;
; 82    ; GND_INT    ;              ;
; 83    ; dig2       ; TTL          ;
; 84    ; GND+       ;              ;
+-------+------------+--------------+


+-------------------------------------------------------------------------------------------+
; Control Signals                                                                           ;
+-----------------------------------------+---------+---------+--------------+--------------+
; Name                                    ; Pin #   ; Fan-Out ; Usage        ; Global Usage ;
+-----------------------------------------+---------+---------+--------------+--------------+
; t4                                      ; 64      ; 4       ; Async. clear ; Non-global   ;
; key_debounce:290|8                      ; LC2_A13 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:290|7                      ; LC3_A13 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:290|6                      ; LC5_A13 ; 3       ; Clock enable ; Non-global   ;
; t2                                      ; 59      ; 4       ; Async. clear ; Non-global   ;
; key_debounce:287|8                      ; LC2_C19 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:287|7                      ; LC3_C19 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:287|6                      ; LC4_C19 ; 3       ; Clock enable ; Non-global   ;
; t1                                      ; 54      ; 4       ; Async. clear ; Non-global   ;
; key_debounce:288|8                      ; LC3_C23 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:288|7                      ; LC4_C23 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:288|6                      ; LC5_C23 ; 3       ; Clock enable ; Non-global   ;
; t3                                      ; 61      ; 4       ; Async. clear ; Non-global   ;
; key_debounce:289|8                      ; LC2_C22 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:289|7                      ; LC3_C22 ; 3       ; Clock enable ; Non-global   ;
; key_debounce:289|6                      ; LC5_C22 ; 3       ; Clock enable ; Non-global   ;
; clk50                                   ; 43      ; 7       ; Clock        ; Pin          ;
; clock1_base:283|31                      ; LC6_B14 ; 12      ; Clock        ; Non-global   ;
; clock1_base:283|32                      ; LC3_A1  ; 19      ; Clock        ; Non-global   ;
; key_debounce:288|11                     ; LC6_C23 ; 4       ; Clock        ; Non-global   ;
; key_debounce:289|11                     ; LC6_C22 ; 4       ; Clock        ; Non-global   ;
; key_debounce:287|11                     ; LC5_C19 ; 4       ; Clock        ; Non-global   ;
; clock1_base:283|33                      ; LC1_B7  ; 20      ; Clock        ; Internal     ;
; key_debounce:290|11                     ; LC7_A13 ; 4       ; Clock        ; Non-global   ;
; clock1_timer:292|v_hour[0]              ; LC2_C14 ; 4       ; Sync. load   ; Non-global   ;
; clock1_base:283|div1000_loop:20|div1000 ; LC3_B7  ; 1       ; Clock enable ; Non-global   ;
; clock1_base:283|div1000_loop:19|div1000 ; LC4_A1  ; 1       ; Clock enable ; Non-global   ;
; clock1_base:283|div50_loop:16|div50     ; LC7_B14 ; 1       ; Clock enable ; Non-global   ;
+-----------------------------------------+---------+---------+--------------+--------------+


+------------------------------------------------+
; Global & Other Fast Signals                    ;
+--------------------+--------+---------+--------+
; Name               ; Pin #  ; Fan-Out ; Global ;
+--------------------+--------+---------+--------+
; clk50              ; 43     ; 7       ; yes    ;
; clock1_base:283|33 ; LC1_B7 ; 20      ; yes    ;
+--------------------+--------+---------+--------+


+---------------------------------------------+
; Carry Chains                                ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0                  ; 0                      ;
; 1                  ; 0                      ;
; 2                  ; 0                      ;
; 3                  ; 0                      ;
; 4                  ; 0                      ;
; 5                  ; 0                      ;
; 6                  ; 3                      ;
; 7                  ; 0                      ;
; 8                  ; 0                      ;
; 9                  ; 0                      ;
; 10                 ; 2                      ;
+--------------------+------------------------+


+----------------+
; Cascade Chains ;
+--------+-------+
; Length ; Count ;
+--------+-------+
; 2      ; 12    ;
; 3      ; 3     ;
+--------+-------+


+----------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                          ;
+------------------------------------------------------------------------------------------------+---------+
; Name                                                                                           ; Fan-Out ;
+------------------------------------------------------------------------------------------------+---------+
; clock1_timer:292|v_hour[3]~216                                                                 ; 20      ;
; clock1_base:283|32~2                                                                           ; 19      ;
; clock1_timer:292|v_seconds[2]~278                                                              ; 19      ;
; clock1_timer:292|v_minute[2]~213                                                               ; 18      ;
; clock1_timer:292|v_hour[2]~215                                                                 ; 18      ;
; clock1_timer:292|v_seconds[3]~277                                                              ; 16      ;
; digilab_display:272|digitcounter[0]~3                                                          ; 16      ;
; clock1_timer:292|v_minute[3]~211                                                               ; 16      ;
; clock1_timer:292|v_seconds[1]~276                                                              ; 15      ;
; digilab_display:272|digitcounter[1]~1                                                          ; 15      ;
; clock1_timer:292|v_seconds[5]~280                                                              ; 15      ;
; clock1_timer:292|v_hour[1]~214                                                                 ; 14      ;
; digilab_display:272|digitcounter[2]~2                                                          ; 14      ;
; clock1_timer:292|v_seconds[4]~279                                                              ; 14      ;
; digilab_display:272|_~174                                                                      ; 13      ;
; clock1_timer:292|v_minute[1]~212                                                               ; 13      ;
; clock1_timer:292|v_hour[5]~218                                                                 ; 12      ;
; clock1_base:283|31~2                                                                           ; 12      ;
; clock1_timer:292|v_minute[5]~214                                                               ; 12      ;
; clock1_timer:292|v_hour[4]~217                                                                 ; 11      ;
; clock1_timer:292|v_minute[4]~215                                                               ; 11      ;
; clock1_base:283|div1000_loop:19|dat[9]~1094                                                    ; 10      ;
; clock1_base:283|div1000_loop:20|dat[9]~1098                                                    ; 10      ;
; digilab_display:272|_~175                                                                      ; 9       ;
; clock1_timer:292|v_res_min~45                                                                  ; 8       ;
; clock1_base:283|div50_reg:17|reg[0]~56                                                         ; 8       ;
; digilab_display:272|_~173                                                                      ; 7       ;
; digilab_display:272|digitvalue[0]~3261                                                         ; 7       ;
; digilab_display:272|digitvalue[2]~3268                                                         ; 7       ;
; digilab_display:272|digitvalue[1]~3317                                                         ; 7       ;
; digilab_display:272|digitvalue[3]~3251                                                         ; 7       ;
; clock1_base:283|div50_loop:16|dat[5]~519                                                       ; 6       ;
; clock1_base:283|div1000_reg:18|reg[2]~154                                                      ; 6       ;
; clock1_base:283|div1000_reg:18|reg[4]~155                                                      ; 6       ;
; clock1_base:283|div1000_loop:19|div1000~138                                                    ; 6       ;
; clock1_base:283|div1000_reg:21|reg[2]~154                                                      ; 6       ;
; clock1_base:283|div1000_loop:20|div1000~138                                                    ; 6       ;
; clock1_timer:292|_~388                                                                         ; 6       ;
; clock1_base:283|div1000_reg:21|reg[4]~155                                                      ; 6       ;
; clock1_timer:292|_~386                                                                         ; 6       ;
; clock1_timer:292|_~387                                                                         ; 6       ;
; clock1_timer:292|_~385                                                                         ; 6       ;
; clock1_base:283|div50_reg:17|reg[1]~55                                                         ; 6       ;
; clock1_timer:292|lpm_add_sub:op_1|addcore:adder|a_csnbuffer:result_node|cout[0]                ; 6       ;
; clock1_timer:292|lpm_add_sub:op_2|addcore:adder|a_csnbuffer:result_node|cout[0]                ; 6       ;
; clock1_base:283|div1000_reg:18|reg[3]~152                                                      ; 5       ;
; clock1_base:283|div1000_loop:19|lpm_add_sub:op_3|addcore:adder|a_csnbuffer:result_node|cout[0] ; 5       ;
; clock1_base:283|div1000_reg:18|reg[9]~153                                                      ; 5       ;
; clock1_base:283|div1000_reg:21|reg[9]~153                                                      ; 5       ;
; clock1_base:283|div1000_loop:20|lpm_add_sub:op_3|addcore:adder|a_csnbuffer:result_node|cout[0] ; 5       ;
+------------------------------------------------------------------------------------------------+---------+


+----------------------------------------------------------------------------------------------+
; Peripheral Signals                                                                           ;
+--------------------+--------+-------+-----------------+---------------------------+----------+
; Peripheral Signal  ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+--------------------+--------+-------+-----------------+---------------------------+----------+
; clock1_base:283|33 ; LC1_B7 ; Clock ; no              ; yes                       ; +ve      ;
+--------------------+--------+-------+-----------------+---------------------------+----------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 31             ;
; 1                        ; 1              ;
; 2                        ; 3              ;
; 3                        ; 0              ;
; 4                        ; 3              ;
; 5                        ; 1              ;
; 6                        ; 8              ;
; 7                        ; 4              ;
; 8                        ; 21             ;
+--------------------------+----------------+


+----------------------------------------------+
; Local Routing Interconnect                   ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0                           ; 36             ;
; 1                           ; 3              ;
; 2                           ; 4              ;
; 3                           ; 7              ;
; 4                           ; 7              ;
; 5                           ; 7              ;
; 6                           ; 5              ;
; 7                           ; 2              ;
; 8                           ; 1              ;
+-----------------------------+----------------+


+---------------------------------------------+
; LAB External Interconnect                   ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 - 1                      ; 31             ;
; 2 - 3                      ; 3              ;
; 4 - 5                      ; 13             ;
; 6 - 7                      ; 9              ;
; 8 - 9                      ; 5              ;
; 10 - 11                    ; 4              ;
; 12 - 13                    ; 1              ;
; 14 - 15                    ; 2              ;
; 16 - 17                    ; 1              ;
; 18 - 19                    ; 2              ;
; 20 - 21                    ; 1              ;
+----------------------------+----------------+


+-----------------------------------------------------------------------------------------+
; Row Interconnect                                                                        ;
+-------+--------------------+-----------------------------+------------------------------+
; Row   ; Interconnect Used  ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
;  A    ;  56 / 96 ( 58 % )  ;  24 / 48 ( 50 % )           ;  31 / 48 ( 65 % )            ;
;  B    ;  2 / 96 ( 2 % )    ;  20 / 48 ( 42 % )           ;  11 / 48 ( 23 % )            ;
;  C    ;  8 / 96 ( 8 % )    ;  0 / 48 ( 0 % )             ;  36 / 48 ( 75 % )            ;
; Total ;  66 / 288 ( 23 % ) ;  44 / 144 ( 31 % )          ;  78 / 144 ( 54 % )           ;
+-------+--------------------+-----------------------------+------------------------------+


+---------------------------+
; LAB Column Interconnect   ;
+-------+-------------------+
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  1 / 24 ( 4 % )   ;
; 2     ;  0 / 24 ( 0 % )   ;
; 3     ;  0 / 24 ( 0 % )   ;
; 4     ;  0 / 24 ( 0 % )   ;
; 5     ;  1 / 24 ( 4 % )   ;
; 6     ;  0 / 24 ( 0 % )   ;
; 7     ;  0 / 24 ( 0 % )   ;
; 8     ;  0 / 24 ( 0 % )   ;
; 9     ;  0 / 24 ( 0 % )   ;
; 10    ;  0 / 24 ( 0 % )   ;
; 11    ;  0 / 24 ( 0 % )   ;
; 12    ;  0 / 24 ( 0 % )   ;
; 13    ;  3 / 24 ( 13 % )  ;
; 14    ;  5 / 24 ( 21 % )  ;
; 15    ;  3 / 24 ( 13 % )  ;
; 16    ;  4 / 24 ( 17 % )  ;
; 17    ;  3 / 24 ( 13 % )  ;
; 18    ;  8 / 24 ( 33 % )  ;
; 19    ;  1 / 24 ( 4 % )   ;
; 20    ;  4 / 24 ( 17 % )  ;
; 21    ;  2 / 24 ( 8 % )   ;
; 22    ;  1 / 24 ( 4 % )   ;
; 23    ;  1 / 24 ( 4 % )   ;
; 24    ;  2 / 24 ( 8 % )   ;
; Total ;  39 / 576 ( 7 % ) ;
+-------+-------------------+


+---------------------------+
; LAB Column Interconnect   ;
+-------+-------------------+
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  0 / 24 ( 0 % )   ;
; Total ;  0 / 24 ( 0 % )   ;
+-------+-------------------+


+----------------------------------------------------------------+
; Fitter Resource Usage Summary                                  ;
+-----------------------------------+----------------------------+
; Resource                          ; Usage                      ;
+-----------------------------------+----------------------------+
; Total logic elements              ; 268 / 576 ( 47 % )         ;
; Registers                         ; 66 / 576 ( 11 % )          ;
; Logic elements in carry chains    ; 38                         ;
; User inserted logic elements      ; 0                          ;
; I/O pins                          ; 30 / 59 ( 51 % )           ;
;     -- Clock pins                 ; 2                          ;
;     -- Dedicated input pins       ; 3 / 4 ( 75 % )             ;
; Global signals                    ; 2                          ;
; EABs                              ; 0 / 3 ( 0 % )              ;
; Total memory bits                 ; 0 / 6,144 ( 0 % )          ;
; Total RAM block bits              ; 0 / 6,144 ( 0 % )          ;
; Maximum fan-out node              ; clock1_timer:292|v_hour[3] ;
; Maximum fan-out                   ; 20                         ;
; Highest non-global fan-out signal ; clock1_timer:292|v_hour[3] ;
; Highest non-global fan-out        ; 20                         ;
; Total fan-out                     ; 954                        ;
; Average fan-out                   ; 3.20                       ;
+-----------------------------------+----------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                           ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node               ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                                            ; Library Name ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------+--------------+
; |clock1                                  ; 268 (0)     ; 66           ; 0           ; 30   ; 202 (0)      ; 0 (0)             ; 66 (0)           ; 38 (0)          ; 0 (0)      ; |clock1                                                                                        ; work         ;
;    |bin6bcd:274|                         ; 12 (12)     ; 0            ; 0           ; 0    ; 12 (12)      ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |clock1|bin6bcd:274                                                                            ; work         ;
;    |bin6bcd:275|                         ; 11 (11)     ; 0            ; 0           ; 0    ; 11 (11)      ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |clock1|bin6bcd:275                                                                            ; work         ;
;    |bin6bcd:293|                         ; 11 (11)     ; 0            ; 0           ; 0    ; 11 (11)      ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |clock1|bin6bcd:293                                                                            ; work         ;
;    |clock1_base:283|                     ; 74 (3)      ; 29           ; 0           ; 0    ; 45 (0)       ; 0 (0)             ; 29 (3)           ; 20 (0)          ; 0 (0)      ; |clock1|clock1_base:283                                                                        ; work         ;
;       |div1000_loop:19|                  ; 19 (10)     ; 0            ; 0           ; 0    ; 19 (10)      ; 0 (0)             ; 0 (0)            ; 9 (0)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:19                                                        ; work         ;
;          |lpm_add_sub:op_3|              ; 9 (0)       ; 0            ; 0           ; 0    ; 9 (0)        ; 0 (0)             ; 0 (0)            ; 9 (0)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:19|lpm_add_sub:op_3                                       ; work         ;
;             |addcore:adder|              ; 9 (1)       ; 0            ; 0           ; 0    ; 9 (1)        ; 0 (0)             ; 0 (0)            ; 9 (1)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:19|lpm_add_sub:op_3|addcore:adder                         ; work         ;
;                |a_csnbuffer:result_node| ; 8 (8)       ; 0            ; 0           ; 0    ; 8 (8)        ; 0 (0)             ; 0 (0)            ; 8 (8)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:19|lpm_add_sub:op_3|addcore:adder|a_csnbuffer:result_node ; work         ;
;       |div1000_loop:20|                  ; 19 (10)     ; 0            ; 0           ; 0    ; 19 (10)      ; 0 (0)             ; 0 (0)            ; 9 (0)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:20                                                        ; work         ;
;          |lpm_add_sub:op_3|              ; 9 (0)       ; 0            ; 0           ; 0    ; 9 (0)        ; 0 (0)             ; 0 (0)            ; 9 (0)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:20|lpm_add_sub:op_3                                       ; work         ;
;             |addcore:adder|              ; 9 (1)       ; 0            ; 0           ; 0    ; 9 (1)        ; 0 (0)             ; 0 (0)            ; 9 (1)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:20|lpm_add_sub:op_3|addcore:adder                         ; work         ;
;                |a_csnbuffer:result_node| ; 8 (8)       ; 0            ; 0           ; 0    ; 8 (8)        ; 0 (0)             ; 0 (0)            ; 8 (8)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_loop:20|lpm_add_sub:op_3|addcore:adder|a_csnbuffer:result_node ; work         ;
;       |div1000_reg:18|                   ; 10 (10)     ; 10           ; 0           ; 0    ; 0 (0)        ; 0 (0)             ; 10 (10)          ; 1 (1)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_reg:18                                                         ; work         ;
;       |div1000_reg:21|                   ; 10 (10)     ; 10           ; 0           ; 0    ; 0 (0)        ; 0 (0)             ; 10 (10)          ; 1 (1)           ; 0 (0)      ; |clock1|clock1_base:283|div1000_reg:21                                                         ; work         ;
;       |div50_loop:16|                    ; 7 (7)       ; 0            ; 0           ; 0    ; 7 (7)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |clock1|clock1_base:283|div50_loop:16                                                          ; work         ;
;       |div50_reg:17|                     ; 6 (6)       ; 6            ; 0           ; 0    ; 0 (0)        ; 0 (0)             ; 6 (6)            ; 0 (0)           ; 0 (0)      ; |clock1|clock1_base:283|div50_reg:17                                                           ; work         ;
;    |clock1_timer:292|                    ; 52 (37)     ; 18           ; 0           ; 0    ; 34 (19)      ; 0 (0)             ; 18 (18)          ; 18 (3)          ; 0 (0)      ; |clock1|clock1_timer:292                                                                       ; work         ;
;       |lpm_add_sub:op_1|                 ; 5 (0)       ; 0            ; 0           ; 0    ; 5 (0)        ; 0 (0)             ; 0 (0)            ; 5 (0)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_1                                                      ; work         ;
;          |addcore:adder|                 ; 5 (1)       ; 0            ; 0           ; 0    ; 5 (1)        ; 0 (0)             ; 0 (0)            ; 5 (1)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_1|addcore:adder                                        ; work         ;
;             |a_csnbuffer:result_node|    ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 4 (4)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_1|addcore:adder|a_csnbuffer:result_node                ; work         ;
;       |lpm_add_sub:op_2|                 ; 5 (0)       ; 0            ; 0           ; 0    ; 5 (0)        ; 0 (0)             ; 0 (0)            ; 5 (0)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_2                                                      ; work         ;
;          |addcore:adder|                 ; 5 (1)       ; 0            ; 0           ; 0    ; 5 (1)        ; 0 (0)             ; 0 (0)            ; 5 (1)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_2|addcore:adder                                        ; work         ;
;             |a_csnbuffer:result_node|    ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 4 (4)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_2|addcore:adder|a_csnbuffer:result_node                ; work         ;
;       |lpm_add_sub:op_3|                 ; 5 (0)       ; 0            ; 0           ; 0    ; 5 (0)        ; 0 (0)             ; 0 (0)            ; 5 (0)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_3                                                      ; work         ;
;          |addcore:adder|                 ; 5 (1)       ; 0            ; 0           ; 0    ; 5 (1)        ; 0 (0)             ; 0 (0)            ; 5 (1)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_3|addcore:adder                                        ; work         ;
;             |a_csnbuffer:result_node|    ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 4 (4)           ; 0 (0)      ; |clock1|clock1_timer:292|lpm_add_sub:op_3|addcore:adder|a_csnbuffer:result_node                ; work         ;
;    |digilab_display:272|                 ; 84 (84)     ; 3            ; 0           ; 0    ; 81 (81)      ; 0 (0)             ; 3 (3)            ; 0 (0)           ; 0 (0)      ; |clock1|digilab_display:272                                                                    ; work         ;
;    |key_debounce:287|                    ; 6 (6)       ; 4            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 4 (4)            ; 0 (0)           ; 0 (0)      ; |clock1|key_debounce:287                                                                       ; work         ;
;    |key_debounce:288|                    ; 6 (6)       ; 4            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 4 (4)            ; 0 (0)           ; 0 (0)      ; |clock1|key_debounce:288                                                                       ; work         ;
;    |key_debounce:289|                    ; 6 (6)       ; 4            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 4 (4)            ; 0 (0)           ; 0 (0)      ; |clock1|key_debounce:289                                                                       ; work         ;
;    |key_debounce:290|                    ; 6 (6)       ; 4            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 4 (4)            ; 0 (0)           ; 0 (0)      ; |clock1|key_debounce:290                                                                       ; work         ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+----------------------------------+
; Delay Chain Summary              ;
+---------+----------+-------------+
; Name    ; Pin Type ; Pad to Core ;
+---------+----------+-------------+
; t4      ; Input    ; OFF         ;
; t2      ; Input    ; OFF         ;
; t1      ; Input    ; OFF         ;
; t3      ; Input    ; OFF         ;
; clk50   ; Input    ; OFF         ;
; seg_g   ; Output   ; OFF         ;
; kbd_clk ; Output   ; OFF         ;
; seg_dp  ; Output   ; OFF         ;
; seg_e   ; Output   ; OFF         ;
; seg_d   ; Output   ; OFF         ;
; seg_f   ; Output   ; OFF         ;
; seg_b   ; Output   ; OFF         ;
; seg_a   ; Output   ; OFF         ;
; seg_c   ; Output   ; OFF         ;
; dig5    ; Output   ; OFF         ;
; dig6    ; Output   ; OFF         ;
; dig2    ; Output   ; OFF         ;
; dig3    ; Output   ; OFF         ;
; dig4    ; Output   ; OFF         ;
; dig1    ; Output   ; OFF         ;
; led1    ; Output   ; OFF         ;
; led2    ; Output   ; OFF         ;
; led3    ; Output   ; OFF         ;
; led4    ; Output   ; OFF         ;
; green   ; Output   ; OFF         ;
; red     ; Output   ; OFF         ;
; blue    ; Output   ; OFF         ;
; horiz   ; Output   ; OFF         ;
; vert    ; Output   ; OFF         ;
; kbd_dta ; Bidir    ; OFF         ;
+---------+----------+-------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in L:/BACKUP_C_20071124/Projects/Digilab/Clock_1_001/clock1.pin.


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 7.2 Build 151 09/26/2007 SJ Web Edition
    Info: Processing started: Mon Oct 06 20:56:27 2008
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off clock1 -c clock1
Info: Selected device EPF10K10LC84-4 for design "clock1"
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
    Info: Assuming a global fmax requirement of 1000 MHz
    Info: Not setting a global tsu requirement
    Info: Not setting a global tco requirement
    Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Warning: Ignored locations or region assignments to the following nodes
    Warning: Node "clk[50]" is assigned to location or region, but does not exist in design
    Warning: Node "dig[1]" is assigned to location or region, but does not exist in design
    Warning: Node "dig[2]" is assigned to location or region, but does not exist in design
    Warning: Node "dig[3]" is assigned to location or region, but does not exist in design
    Warning: Node "dig[4]" is assigned to location or region, but does not exist in design
    Warning: Node "dig[5]" is assigned to location or region, but does not exist in design
    Warning: Node "dig[6]" is assigned to location or region, but does not exist in design
    Warning: Node "led[1]" is assigned to location or region, but does not exist in design
    Warning: Node "led[2]" is assigned to location or region, but does not exist in design
    Warning: Node "led[3]" is assigned to location or region, but does not exist in design
    Warning: Node "led[4]" is assigned to location or region, but does not exist in design
    Warning: Node "t[1]" is assigned to location or region, but does not exist in design
    Warning: Node "t[2]" is assigned to location or region, but does not exist in design
    Warning: Node "t[3]" is assigned to location or region, but does not exist in design
    Warning: Node "t[4]" is assigned to location or region, but does not exist in design
Info: Started fitting attempt 1 on Mon Oct 06 2008 at 20:56:28
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:01
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time is 00:00:02
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: Quartus II Fitter was successful. 0 errors, 16 warnings
    Info: Allocated 151 megabytes of memory during processing
    Info: Processing ended: Mon Oct 06 20:56:32 2008
    Info: Elapsed time: 00:00:05


