TimeQuest Timing Analyzer report for i2c
Fri May 04 15:36:38 2012
Quartus II Version 11.0 Build 157 04/27/2011 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow 1200mV 85C Model Fmax Summary
  6. Slow 1200mV 85C Model Setup Summary
  7. Slow 1200mV 85C Model Hold Summary
  8. Slow 1200mV 85C Model Recovery Summary
  9. Slow 1200mV 85C Model Removal Summary
 10. Slow 1200mV 85C Model Minimum Pulse Width Summary
 11. Slow 1200mV 85C Model Setup: 'clk'
 12. Slow 1200mV 85C Model Hold: 'clk'
 13. Slow 1200mV 85C Model Minimum Pulse Width: 'clk'
 14. Setup Times
 15. Hold Times
 16. Clock to Output Times
 17. Minimum Clock to Output Times
 18. Output Enable Times
 19. Minimum Output Enable Times
 20. Output Disable Times
 21. Minimum Output Disable Times
 22. Slow 1200mV 85C Model Metastability Report
 23. Slow 1200mV 0C Model Fmax Summary
 24. Slow 1200mV 0C Model Setup Summary
 25. Slow 1200mV 0C Model Hold Summary
 26. Slow 1200mV 0C Model Recovery Summary
 27. Slow 1200mV 0C Model Removal Summary
 28. Slow 1200mV 0C Model Minimum Pulse Width Summary
 29. Slow 1200mV 0C Model Setup: 'clk'
 30. Slow 1200mV 0C Model Hold: 'clk'
 31. Slow 1200mV 0C Model Minimum Pulse Width: 'clk'
 32. Setup Times
 33. Hold Times
 34. Clock to Output Times
 35. Minimum Clock to Output Times
 36. Output Enable Times
 37. Minimum Output Enable Times
 38. Output Disable Times
 39. Minimum Output Disable Times
 40. Slow 1200mV 0C Model Metastability Report
 41. Fast 1200mV 0C Model Setup Summary
 42. Fast 1200mV 0C Model Hold Summary
 43. Fast 1200mV 0C Model Recovery Summary
 44. Fast 1200mV 0C Model Removal Summary
 45. Fast 1200mV 0C Model Minimum Pulse Width Summary
 46. Fast 1200mV 0C Model Setup: 'clk'
 47. Fast 1200mV 0C Model Hold: 'clk'
 48. Fast 1200mV 0C Model Minimum Pulse Width: 'clk'
 49. Setup Times
 50. Hold Times
 51. Clock to Output Times
 52. Minimum Clock to Output Times
 53. Output Enable Times
 54. Minimum Output Enable Times
 55. Output Disable Times
 56. Minimum Output Disable Times
 57. Fast 1200mV 0C Model Metastability Report
 58. Multicorner Timing Analysis Summary
 59. Setup Times
 60. Hold Times
 61. Clock to Output Times
 62. Minimum Clock to Output Times
 63. Board Trace Model Assignments
 64. Input Transition Times
 65. Slow Corner Signal Integrity Metrics
 66. Fast Corner Signal Integrity Metrics
 67. Setup Transfers
 68. Hold Transfers
 69. Report TCCS
 70. Report RSKM
 71. Unconstrained Paths
 72. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
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; TimeQuest Timing Analyzer Summary                                      ;
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; Quartus II Version ; Version 11.0 Build 157 04/27/2011 SJ Full Version ;
; Revision Name      ; i2c                                               ;
; Device Family      ; Cyclone III                                       ;
; Device Name        ; EP3C16Q240C8                                      ;
; Timing Models      ; Final                                             ;
; Delay Model        ; Combined                                          ;
; Rise/Fall Delays   ; Enabled                                           ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 2           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     1 processor            ; 100.0%      ;
;     2 processors           ; < 0.1%      ;
+----------------------------+-------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                          ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+
; Clock Name ; Type ; Period ; Frequency  ; Rise  ; Fall  ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+
; clk        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { clk } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+


+--------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary               ;
+------------+-----------------+------------+------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 197.24 MHz ; 197.24 MHz      ; clk        ;      ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-------------------------------------+
; Slow 1200mV 85C Model Setup Summary ;
+-------+--------+--------------------+
; Clock ; Slack  ; End Point TNS      ;
+-------+--------+--------------------+
; clk   ; -4.070 ; -200.140           ;
+-------+--------+--------------------+


+------------------------------------+
; Slow 1200mV 85C Model Hold Summary ;
+-------+-------+--------------------+
; Clock ; Slack ; End Point TNS      ;
+-------+-------+--------------------+
; clk   ; 0.453 ; 0.000              ;
+-------+-------+--------------------+


------------------------------------------
; Slow 1200mV 85C Model Recovery Summary ;
------------------------------------------
No paths to report.


-----------------------------------------
; Slow 1200mV 85C Model Removal Summary ;
-----------------------------------------
No paths to report.


+---------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
+-------+--------+----------------------------------+
; Clock ; Slack  ; End Point TNS                    ;
+-------+--------+----------------------------------+
; clk   ; -3.000 ; -136.830                         ;
+-------+--------+----------------------------------+


+-------------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Setup: 'clk'                                                                                      ;
+--------+----------------------+-------------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node            ; To Node           ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+----------------------+-------------------+--------------+-------------+--------------+------------+------------+
; -4.070 ; cnt_delay[11]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.991      ;
; -4.069 ; cnt_delay[1]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.990      ;
; -4.068 ; cnt_delay[11]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.989      ;
; -4.067 ; cnt_delay[1]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.988      ;
; -4.058 ; cnt_delay[11]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.979      ;
; -4.044 ; cnt_delay[1]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.965      ;
; -3.935 ; cnt_delay[0]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.856      ;
; -3.933 ; cnt_delay[0]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.854      ;
; -3.930 ; inner_state.stop     ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.079     ; 4.852      ;
; -3.923 ; inner_state.stop     ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.079     ; 4.845      ;
; -3.910 ; cnt_delay[0]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.831      ;
; -3.903 ; inner_state.stop     ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.079     ; 4.825      ;
; -3.869 ; cnt_delay[9]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.790      ;
; -3.867 ; cnt_delay[9]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.788      ;
; -3.860 ; cnt_delay[6]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.781      ;
; -3.858 ; cnt_delay[6]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.779      ;
; -3.844 ; cnt_delay[9]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.765      ;
; -3.835 ; cnt_delay[6]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.756      ;
; -3.803 ; sda_buf              ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.093     ; 4.711      ;
; -3.796 ; sda_buf              ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.093     ; 4.704      ;
; -3.776 ; sda_buf              ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.093     ; 4.684      ;
; -3.712 ; cnt_delay[5]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.633      ;
; -3.710 ; cnt_delay[5]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.631      ;
; -3.703 ; cnt_delay[3]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.624      ;
; -3.701 ; cnt_delay[3]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.622      ;
; -3.687 ; cnt_delay[5]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.608      ;
; -3.678 ; cnt_delay[3]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.599      ;
; -3.661 ; cnt_delay[15]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.582      ;
; -3.659 ; cnt_delay[7]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.580      ;
; -3.659 ; cnt_delay[15]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.580      ;
; -3.659 ; cnt_delay[4]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.580      ;
; -3.657 ; cnt_delay[7]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.578      ;
; -3.657 ; cnt_delay[4]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.578      ;
; -3.652 ; cnt_delay[17]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.573      ;
; -3.650 ; cnt_delay[17]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.571      ;
; -3.641 ; phase1               ; link              ; clk          ; clk         ; 1.000        ; -0.070     ; 4.572      ;
; -3.639 ; inner_state.start    ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.080     ; 4.560      ;
; -3.636 ; cnt_delay[15]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.557      ;
; -3.634 ; cnt_delay[7]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.555      ;
; -3.634 ; cnt_delay[4]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.555      ;
; -3.634 ; inner_state.start    ; link              ; clk          ; clk         ; 1.000        ; -0.083     ; 4.552      ;
; -3.627 ; cnt_delay[17]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.548      ;
; -3.617 ; cnt_delay[8]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.538      ;
; -3.615 ; cnt_delay[8]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.536      ;
; -3.605 ; cnt_delay[19]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.526      ;
; -3.598 ; cnt_delay[19]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.519      ;
; -3.594 ; sda_buf              ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.080     ; 4.515      ;
; -3.592 ; cnt_delay[8]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.513      ;
; -3.587 ; cnt_delay[18]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.508      ;
; -3.585 ; cnt_delay[19]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.506      ;
; -3.580 ; cnt_delay[18]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.501      ;
; -3.560 ; cnt_delay[18]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.481      ;
; -3.554 ; inner_state.fifth    ; link              ; clk          ; clk         ; 1.000        ; -0.085     ; 4.470      ;
; -3.549 ; inner_state.fifth    ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.082     ; 4.468      ;
; -3.496 ; cnt_delay[13]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.417      ;
; -3.489 ; cnt_delay[13]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.410      ;
; -3.482 ; phase3               ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.079     ; 4.404      ;
; -3.475 ; phase3               ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.079     ; 4.397      ;
; -3.470 ; cnt_delay[13]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.391      ;
; -3.467 ; i2c_state.write_data ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.388      ;
; -3.461 ; inner_state.ack      ; link              ; clk          ; clk         ; 1.000        ; -0.070     ; 4.392      ;
; -3.460 ; i2c_state.write_data ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.381      ;
; -3.455 ; phase3               ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.079     ; 4.377      ;
; -3.451 ; cnt_delay[14]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.372      ;
; -3.449 ; phase1               ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.370      ;
; -3.449 ; cnt_delay[14]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.370      ;
; -3.448 ; inner_state.second   ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.080     ; 4.369      ;
; -3.447 ; phase1               ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.368      ;
; -3.441 ; i2c_state.sendaddr   ; inner_state.third ; clk          ; clk         ; 1.000        ; -0.080     ; 4.362      ;
; -3.441 ; main_state.10        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.081     ; 4.361      ;
; -3.440 ; i2c_state.sendaddr   ; inner_state.fifth ; clk          ; clk         ; 1.000        ; -0.080     ; 4.361      ;
; -3.440 ; i2c_state.write_data ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.361      ;
; -3.434 ; main_state.10        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.081     ; 4.354      ;
; -3.433 ; i2c_state.read_ini   ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.094     ; 4.340      ;
; -3.426 ; i2c_state.read_ini   ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.094     ; 4.333      ;
; -3.426 ; cnt_delay[14]        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.347      ;
; -3.424 ; phase1               ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.345      ;
; -3.416 ; phase0               ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.067     ; 4.350      ;
; -3.414 ; main_state.10        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.081     ; 4.334      ;
; -3.406 ; i2c_state.read_ini   ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.094     ; 4.313      ;
; -3.397 ; inner_state.start    ; inner_state.third ; clk          ; clk         ; 1.000        ; -0.079     ; 4.319      ;
; -3.396 ; inner_state.start    ; inner_state.fifth ; clk          ; clk         ; 1.000        ; -0.079     ; 4.318      ;
; -3.390 ; link                 ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.078     ; 4.313      ;
; -3.388 ; inner_state.stop     ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.066     ; 4.323      ;
; -3.379 ; cnt_delay[2]         ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.300      ;
; -3.377 ; cnt_delay[2]         ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.298      ;
; -3.370 ; inner_state.ack      ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.067     ; 4.304      ;
; -3.370 ; inner_state.first    ; link              ; clk          ; clk         ; 1.000        ; -0.084     ; 4.287      ;
; -3.365 ; inner_state.first    ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.081     ; 4.285      ;
; -3.354 ; cnt_delay[2]         ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.275      ;
; -3.342 ; phase3               ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.066     ; 4.277      ;
; -3.332 ; i2c_state.write_data ; link              ; clk          ; clk         ; 1.000        ; -0.070     ; 4.263      ;
; -3.323 ; i2c_state.ini        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.244      ;
; -3.318 ; cnt_delay[16]        ; main_state.00     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.239      ;
; -3.316 ; cnt_delay[16]        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.237      ;
; -3.316 ; i2c_state.ini        ; main_state.10     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.237      ;
; -3.307 ; inner_state.stop     ; link              ; clk          ; clk         ; 1.000        ; -0.069     ; 4.239      ;
; -3.303 ; inner_state.third    ; link              ; clk          ; clk         ; 1.000        ; -0.085     ; 4.219      ;
; -3.298 ; inner_state.third    ; sda_buf           ; clk          ; clk         ; 1.000        ; -0.082     ; 4.217      ;
; -3.296 ; i2c_state.ini        ; main_state.01     ; clk          ; clk         ; 1.000        ; -0.080     ; 4.217      ;
+--------+----------------------+-------------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Hold: 'clk'                                                                                         ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node            ; To Node              ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+
; 0.453 ; start_delaycnt       ; start_delaycnt       ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; main_state.00        ; main_state.00        ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; main_state.01        ; main_state.01        ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; i2c_state.read_ini   ; i2c_state.read_ini   ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; i2c_state.read_data  ; i2c_state.read_data  ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; main_state.10        ; main_state.10        ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; i2c_state.sendaddr   ; i2c_state.sendaddr   ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.eighth   ; inner_state.eighth   ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.fourth   ; inner_state.fourth   ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.sixth    ; inner_state.sixth    ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.seventh  ; inner_state.seventh  ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.second   ; inner_state.second   ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.fifth    ; inner_state.fifth    ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.453 ; inner_state.third    ; inner_state.third    ; clk          ; clk         ; 0.000        ; 0.081      ; 0.746      ;
; 0.454 ; phase1               ; phase1               ; clk          ; clk         ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; i2c_state.write_data ; i2c_state.write_data ; clk          ; clk         ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; inner_state.stop     ; inner_state.stop     ; clk          ; clk         ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; i2c_state.ini        ; i2c_state.ini        ; clk          ; clk         ; 0.000        ; 0.080      ; 0.746      ;
; 0.454 ; scl~reg0             ; scl~reg0             ; clk          ; clk         ; 0.000        ; 0.080      ; 0.746      ;
; 0.465 ; cnt_scan[0]          ; cnt_scan[0]          ; clk          ; clk         ; 0.000        ; 0.081      ; 0.758      ;
; 0.465 ; phase0               ; phase0               ; clk          ; clk         ; 0.000        ; 0.081      ; 0.758      ;
; 0.466 ; phase2               ; phase2               ; clk          ; clk         ; 0.000        ; 0.080      ; 0.758      ;
; 0.493 ; clk_div[7]           ; clk_div[7]           ; clk          ; clk         ; 0.000        ; 0.080      ; 0.785      ;
; 0.694 ; readData_reg[4]      ; readData_reg[5]      ; clk          ; clk         ; 0.000        ; 0.081      ; 0.987      ;
; 0.707 ; readData_reg[5]      ; readData_reg[6]      ; clk          ; clk         ; 0.000        ; 0.080      ; 0.999      ;
; 0.725 ; readData_reg[2]      ; readData_reg[3]      ; clk          ; clk         ; 0.000        ; 0.080      ; 1.017      ;
; 0.725 ; readData_reg[6]      ; readData_reg[7]      ; clk          ; clk         ; 0.000        ; 0.080      ; 1.017      ;
; 0.744 ; cnt_delay[9]         ; cnt_delay[9]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.036      ;
; 0.744 ; cnt_delay[7]         ; cnt_delay[7]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.036      ;
; 0.744 ; cnt_delay[5]         ; cnt_delay[5]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.036      ;
; 0.745 ; cnt_scan[2]          ; cnt_scan[2]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.038      ;
; 0.745 ; cnt_scan[10]         ; cnt_scan[10]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.038      ;
; 0.745 ; cnt_scan[12]         ; cnt_scan[12]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.038      ;
; 0.746 ; cnt_scan[7]          ; cnt_scan[7]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[8]          ; cnt_scan[8]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[9]          ; cnt_scan[9]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[11]         ; cnt_scan[11]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[14]         ; cnt_scan[14]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[15]         ; cnt_scan[15]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[16]         ; cnt_scan[16]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_scan[18]         ; cnt_scan[18]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.039      ;
; 0.746 ; cnt_delay[15]        ; cnt_delay[15]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.038      ;
; 0.747 ; cnt_scan[4]          ; cnt_scan[4]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.040      ;
; 0.747 ; cnt_scan[13]         ; cnt_scan[13]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.040      ;
; 0.747 ; cnt_scan[17]         ; cnt_scan[17]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.040      ;
; 0.747 ; cnt_delay[3]         ; cnt_delay[3]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.039      ;
; 0.748 ; cnt_scan[5]          ; cnt_scan[5]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.041      ;
; 0.748 ; cnt_scan[20]         ; cnt_scan[20]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.041      ;
; 0.748 ; cnt_delay[1]         ; cnt_delay[1]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.040      ;
; 0.748 ; cnt_delay[17]        ; cnt_delay[17]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.040      ;
; 0.748 ; cnt_delay[6]         ; cnt_delay[6]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.040      ;
; 0.749 ; cnt_scan[3]          ; cnt_scan[3]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.042      ;
; 0.749 ; cnt_scan[23]         ; cnt_scan[23]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.042      ;
; 0.749 ; cnt_delay[14]        ; cnt_delay[14]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.041      ;
; 0.749 ; cnt_delay[16]        ; cnt_delay[16]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.041      ;
; 0.750 ; cnt_scan[19]         ; cnt_scan[19]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.043      ;
; 0.750 ; cnt_scan[21]         ; cnt_scan[21]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.043      ;
; 0.757 ; clk_div[3]           ; clk_div[3]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.049      ;
; 0.758 ; clk_div[4]           ; clk_div[4]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.050      ;
; 0.762 ; cnt_scan[6]          ; cnt_scan[6]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.055      ;
; 0.762 ; cnt_delay[11]        ; cnt_delay[11]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.054      ;
; 0.763 ; cnt_scan[22]         ; cnt_scan[22]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.056      ;
; 0.790 ; cnt_scan[1]          ; cnt_scan[1]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.083      ;
; 0.790 ; cnt_scan[0]          ; cnt_scan[1]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.083      ;
; 0.952 ; cnt_delay[4]         ; cnt_delay[4]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.244      ;
; 0.961 ; phase3               ; phase3               ; clk          ; clk         ; 0.000        ; 0.080      ; 1.253      ;
; 0.967 ; cnt_delay[2]         ; cnt_delay[2]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.259      ;
; 1.000 ; phase0               ; scl~reg0             ; clk          ; clk         ; 0.000        ; 0.082      ; 1.294      ;
; 1.097 ; clk_div[3]           ; clk_div[6]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.389      ;
; 1.097 ; clk_div[3]           ; clk_div[2]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.389      ;
; 1.097 ; main_state.10        ; i2c_state.write_data ; clk          ; clk         ; 0.000        ; 0.080      ; 1.389      ;
; 1.098 ; main_state.10        ; i2c_state.ini        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.390      ;
; 1.099 ; clk_div[3]           ; clk_div[5]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.391      ;
; 1.099 ; cnt_scan[10]         ; cnt_scan[11]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.392      ;
; 1.099 ; cnt_scan[12]         ; cnt_scan[13]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.392      ;
; 1.099 ; cnt_delay[5]         ; cnt_delay[6]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.391      ;
; 1.100 ; cnt_scan[8]          ; cnt_scan[9]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.393      ;
; 1.100 ; cnt_scan[14]         ; cnt_scan[15]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.393      ;
; 1.100 ; cnt_scan[16]         ; cnt_scan[17]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.393      ;
; 1.100 ; cnt_scan[2]          ; cnt_scan[3]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.393      ;
; 1.101 ; cnt_scan[4]          ; cnt_scan[5]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.394      ;
; 1.101 ; cnt_delay[15]        ; cnt_delay[16]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.393      ;
; 1.101 ; cnt_scan[18]         ; cnt_scan[19]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.394      ;
; 1.101 ; clk_div[2]           ; clk_div[3]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.393      ;
; 1.101 ; cnt_delay[3]         ; cnt_delay[4]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.393      ;
; 1.102 ; cnt_scan[20]         ; cnt_scan[21]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.395      ;
; 1.102 ; cnt_delay[1]         ; cnt_delay[2]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.394      ;
; 1.107 ; cnt_scan[9]          ; cnt_scan[10]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.400      ;
; 1.107 ; cnt_scan[11]         ; cnt_scan[12]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.400      ;
; 1.107 ; cnt_scan[7]          ; cnt_scan[8]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.400      ;
; 1.107 ; cnt_scan[15]         ; cnt_scan[16]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.400      ;
; 1.108 ; cnt_scan[17]         ; cnt_scan[18]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.401      ;
; 1.108 ; cnt_scan[13]         ; cnt_scan[14]         ; clk          ; clk         ; 0.000        ; 0.081      ; 1.401      ;
; 1.109 ; cnt_delay[6]         ; cnt_delay[7]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.401      ;
; 1.109 ; cnt_delay[0]         ; cnt_delay[1]         ; clk          ; clk         ; 0.000        ; 0.080      ; 1.401      ;
; 1.109 ; cnt_scan[5]          ; cnt_scan[6]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.402      ;
; 1.110 ; cnt_delay[14]        ; cnt_delay[15]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.402      ;
; 1.110 ; cnt_scan[3]          ; cnt_scan[4]          ; clk          ; clk         ; 0.000        ; 0.081      ; 1.403      ;
; 1.110 ; cnt_delay[16]        ; cnt_delay[17]        ; clk          ; clk         ; 0.000        ; 0.080      ; 1.402      ;
; 1.111 ; clk_div[6]           ; clk_div[7]           ; clk          ; clk         ; 0.000        ; 0.080      ; 1.403      ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width: 'clk'                                                     ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+
; Slack  ; Actual Width ; Required Width ; Type            ; Clock ; Clock Edge ; Target               ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate       ; clk   ; Rise       ; clk                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[2]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[3]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[4]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[5]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[6]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[7]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[0]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[10]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[11]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[12]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[13]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[14]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[15]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[16]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[17]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[18]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[19]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[1]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[2]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[3]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[4]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[5]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[6]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[7]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[8]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[9]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[0]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[10]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[11]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[12]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[13]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[14]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[15]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[16]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[17]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[18]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[19]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[1]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[20]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[21]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[22]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[23]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[2]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[3]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[4]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[5]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[6]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[7]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[8]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[9]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; en[0]~reg0           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.ini        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.read_data  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.read_ini   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.sendaddr   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.write_data ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.ack      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.eighth   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.fifth    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.first    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.fourth   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.second   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.seventh  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.sixth    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.start    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.stop     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.third    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; link                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state.00        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state.01        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state.10        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase0               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase1               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase2               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase3               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[0]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[1]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[2]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[3]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[4]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[5]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[6]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[7]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; scl~reg0             ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; sda_buf              ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; start_delaycnt       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[0]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[1]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[2]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[3]     ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; i2c_state.read_data  ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; i2c_state.read_ini   ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; i2c_state.sendaddr   ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state.first    ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state.fourth   ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state.second   ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state.seventh  ;
; 0.254  ; 0.442        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state.sixth    ;
; 0.255  ; 0.443        ; 0.188          ; Low Pulse Width ; clk   ; Rise       ; inner_state.fifth    ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 2.742 ; 3.057 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 2.334 ; 2.691 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 2.523 ; 2.883 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 2.470 ; 2.814 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 2.742 ; 3.057 ; Rise       ; clk             ;
; rd_input    ; clk        ; 6.438 ; 6.859 ; Rise       ; clk             ;
; sda         ; clk        ; 6.117 ; 6.087 ; Rise       ; clk             ;
; wr_input    ; clk        ; 6.011 ; 6.439 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -1.823 ; -2.181 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -1.823 ; -2.181 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -2.033 ; -2.381 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -1.955 ; -2.301 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -2.228 ; -2.522 ; Rise       ; clk             ;
; rd_input    ; clk        ; -3.572 ; -3.880 ; Rise       ; clk             ;
; sda         ; clk        ; -2.597 ; -2.773 ; Rise       ; clk             ;
; wr_input    ; clk        ; -2.573 ; -2.807 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Clock to Output Times                                                      ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.881  ; 8.835  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.881  ; 8.403  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 8.363  ; 8.835  ; Rise       ; clk             ;
; scl          ; clk        ; 6.947  ; 7.223  ; Rise       ; clk             ;
; sda          ; clk        ; 7.429  ; 7.796  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 14.383 ; 13.834 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 12.720 ; 12.449 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 14.383 ; 13.834 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 12.319 ; 12.392 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 12.029 ; 11.720 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 12.148 ; 11.496 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 14.189 ; 13.286 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 12.342 ; 11.923 ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Minimum Clock to Output Times                                              ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.156  ; 8.195  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.661  ; 8.195  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 8.156  ; 8.617  ; Rise       ; clk             ;
; scl          ; clk        ; 6.787  ; 7.059  ; Rise       ; clk             ;
; sda          ; clk        ; 7.250  ; 7.609  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 8.763  ; 8.348  ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 9.184  ; 8.751  ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 11.125 ; 10.520 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 9.155  ; 8.725  ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 8.763  ; 8.410  ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 8.870  ; 8.483  ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 10.915 ; 10.275 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 8.767  ; 8.348  ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Output Enable Times                                                   ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 7.453 ; 7.453 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Output Enable Times                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 6.753 ; 6.799 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Output Disable Times                                                          ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 7.112     ; 7.372     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                  ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 6.674     ; 6.674     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


----------------------------------------------
; Slow 1200mV 85C Model Metastability Report ;
----------------------------------------------
No synchronizer chains to report.


+--------------------------------------------------+
; Slow 1200mV 0C Model Fmax Summary                ;
+------------+-----------------+------------+------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 209.64 MHz ; 209.64 MHz      ; clk        ;      ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+------------------------------------+
; Slow 1200mV 0C Model Setup Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; clk   ; -3.770 ; -179.591          ;
+-------+--------+-------------------+


+-----------------------------------+
; Slow 1200mV 0C Model Hold Summary ;
+-------+-------+-------------------+
; Clock ; Slack ; End Point TNS     ;
+-------+-------+-------------------+
; clk   ; 0.402 ; 0.000             ;
+-------+-------+-------------------+


-----------------------------------------
; Slow 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Slow 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
+-------+--------+---------------------------------+
; Clock ; Slack  ; End Point TNS                   ;
+-------+--------+---------------------------------+
; clk   ; -3.000 ; -136.830                        ;
+-------+--------+---------------------------------+


+--------------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Setup: 'clk'                                                                                        ;
+--------+----------------------+--------------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node            ; To Node            ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+----------------------+--------------------+--------------+-------------+--------------+------------+------------+
; -3.770 ; cnt_delay[1]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.701      ;
; -3.764 ; cnt_delay[1]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.695      ;
; -3.738 ; cnt_delay[1]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.669      ;
; -3.723 ; cnt_delay[11]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.654      ;
; -3.717 ; cnt_delay[11]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.648      ;
; -3.691 ; cnt_delay[11]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.622      ;
; -3.646 ; cnt_delay[0]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.577      ;
; -3.640 ; cnt_delay[0]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.571      ;
; -3.619 ; inner_state.stop     ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.070     ; 4.551      ;
; -3.614 ; cnt_delay[0]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.545      ;
; -3.612 ; inner_state.stop     ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.070     ; 4.544      ;
; -3.593 ; inner_state.stop     ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.070     ; 4.525      ;
; -3.548 ; cnt_delay[9]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.479      ;
; -3.542 ; cnt_delay[9]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.473      ;
; -3.541 ; cnt_delay[6]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.472      ;
; -3.535 ; cnt_delay[6]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.466      ;
; -3.526 ; sda_buf              ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.082     ; 4.446      ;
; -3.519 ; sda_buf              ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.082     ; 4.439      ;
; -3.516 ; cnt_delay[9]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.447      ;
; -3.509 ; cnt_delay[6]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.440      ;
; -3.500 ; sda_buf              ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.082     ; 4.420      ;
; -3.407 ; cnt_delay[5]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.338      ;
; -3.401 ; cnt_delay[5]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.332      ;
; -3.400 ; cnt_delay[3]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.331      ;
; -3.394 ; cnt_delay[3]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.325      ;
; -3.375 ; cnt_delay[5]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.306      ;
; -3.373 ; cnt_delay[7]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.304      ;
; -3.368 ; cnt_delay[3]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.299      ;
; -3.367 ; cnt_delay[7]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.298      ;
; -3.367 ; cnt_delay[4]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.298      ;
; -3.363 ; inner_state.start    ; link               ; clk          ; clk         ; 1.000        ; -0.073     ; 4.292      ;
; -3.361 ; cnt_delay[4]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.292      ;
; -3.354 ; cnt_delay[15]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.285      ;
; -3.348 ; cnt_delay[15]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.279      ;
; -3.347 ; cnt_delay[17]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.278      ;
; -3.341 ; cnt_delay[7]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.272      ;
; -3.341 ; cnt_delay[17]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.272      ;
; -3.339 ; cnt_delay[19]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.270      ;
; -3.335 ; cnt_delay[4]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.266      ;
; -3.333 ; cnt_delay[19]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.264      ;
; -3.327 ; inner_state.start    ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.072     ; 4.257      ;
; -3.322 ; cnt_delay[15]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.253      ;
; -3.315 ; cnt_delay[17]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.246      ;
; -3.307 ; cnt_delay[19]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.238      ;
; -3.303 ; cnt_delay[8]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.234      ;
; -3.301 ; sda_buf              ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.072     ; 4.231      ;
; -3.297 ; cnt_delay[8]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.228      ;
; -3.287 ; phase1               ; link               ; clk          ; clk         ; 1.000        ; -0.062     ; 4.227      ;
; -3.282 ; cnt_delay[18]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.213      ;
; -3.276 ; cnt_delay[18]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.207      ;
; -3.271 ; cnt_delay[8]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.202      ;
; -3.250 ; cnt_delay[18]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.181      ;
; -3.239 ; inner_state.fifth    ; link               ; clk          ; clk         ; 1.000        ; -0.074     ; 4.167      ;
; -3.236 ; cnt_delay[13]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.167      ;
; -3.231 ; i2c_state.sendaddr   ; inner_state.third  ; clk          ; clk         ; 1.000        ; -0.071     ; 4.162      ;
; -3.230 ; cnt_delay[13]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.161      ;
; -3.229 ; i2c_state.sendaddr   ; inner_state.fifth  ; clk          ; clk         ; 1.000        ; -0.071     ; 4.160      ;
; -3.213 ; inner_state.second   ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.072     ; 4.143      ;
; -3.204 ; cnt_delay[13]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.135      ;
; -3.192 ; inner_state.fifth    ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.073     ; 4.121      ;
; -3.178 ; cnt_delay[14]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.109      ;
; -3.174 ; phase1               ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.105      ;
; -3.172 ; cnt_delay[14]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.103      ;
; -3.168 ; phase1               ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.099      ;
; -3.146 ; cnt_delay[14]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.077      ;
; -3.145 ; link                 ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.071     ; 4.076      ;
; -3.143 ; phase0               ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.061     ; 4.084      ;
; -3.142 ; phase1               ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.073      ;
; -3.142 ; main_state.10        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.072     ; 4.072      ;
; -3.140 ; inner_state.ack      ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.061     ; 4.081      ;
; -3.139 ; i2c_state.write_data ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.070      ;
; -3.137 ; inner_state.stop     ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.060     ; 4.079      ;
; -3.135 ; main_state.10        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.072     ; 4.065      ;
; -3.132 ; i2c_state.write_data ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.063      ;
; -3.127 ; i2c_state.write_data ; inner_state.eighth ; clk          ; clk         ; 1.000        ; -0.072     ; 4.057      ;
; -3.118 ; phase3               ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.070     ; 4.050      ;
; -3.116 ; main_state.10        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.072     ; 4.046      ;
; -3.116 ; inner_state.ack      ; link               ; clk          ; clk         ; 1.000        ; -0.062     ; 4.056      ;
; -3.115 ; cnt_delay[2]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.046      ;
; -3.113 ; i2c_state.write_data ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.044      ;
; -3.111 ; phase3               ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.070     ; 4.043      ;
; -3.109 ; cnt_delay[2]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.040      ;
; -3.094 ; i2c_state.read_ini   ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.083     ; 4.013      ;
; -3.092 ; phase3               ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.070     ; 4.024      ;
; -3.088 ; i2c_state.read_ini   ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.083     ; 4.007      ;
; -3.083 ; cnt_delay[2]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.071     ; 4.014      ;
; -3.074 ; inner_state.first    ; link               ; clk          ; clk         ; 1.000        ; -0.074     ; 4.002      ;
; -3.073 ; i2c_state.write_data ; link               ; clk          ; clk         ; 1.000        ; -0.062     ; 4.013      ;
; -3.062 ; inner_state.start    ; inner_state.third  ; clk          ; clk         ; 1.000        ; -0.070     ; 3.994      ;
; -3.062 ; i2c_state.read_ini   ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.083     ; 3.981      ;
; -3.060 ; inner_state.start    ; inner_state.fifth  ; clk          ; clk         ; 1.000        ; -0.070     ; 3.992      ;
; -3.055 ; cnt_delay[12]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 3.986      ;
; -3.054 ; cnt_delay[16]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 3.985      ;
; -3.049 ; cnt_delay[12]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 3.980      ;
; -3.048 ; cnt_delay[16]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.071     ; 3.979      ;
; -3.036 ; inner_state.seventh  ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.072     ; 3.966      ;
; -3.034 ; phase3               ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.060     ; 3.976      ;
; -3.031 ; cnt_delay[1]         ; cnt_delay[8]       ; clk          ; clk         ; 1.000        ; -0.071     ; 3.962      ;
; -3.030 ; cnt_delay[1]         ; cnt_delay[0]       ; clk          ; clk         ; 1.000        ; -0.071     ; 3.961      ;
; -3.029 ; i2c_state.ini        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.071     ; 3.960      ;
+--------+----------------------+--------------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Hold: 'clk'                                                                                          ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node            ; To Node              ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+
; 0.402 ; start_delaycnt       ; start_delaycnt       ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; main_state.00        ; main_state.00        ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; main_state.01        ; main_state.01        ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; i2c_state.read_ini   ; i2c_state.read_ini   ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; i2c_state.read_data  ; i2c_state.read_data  ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; main_state.10        ; main_state.10        ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; i2c_state.sendaddr   ; i2c_state.sendaddr   ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; inner_state.eighth   ; inner_state.eighth   ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; inner_state.fourth   ; inner_state.fourth   ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; inner_state.sixth    ; inner_state.sixth    ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; inner_state.seventh  ; inner_state.seventh  ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.402 ; inner_state.second   ; inner_state.second   ; clk          ; clk         ; 0.000        ; 0.072      ; 0.669      ;
; 0.403 ; phase1               ; phase1               ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; i2c_state.write_data ; i2c_state.write_data ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; inner_state.stop     ; inner_state.stop     ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; i2c_state.ini        ; i2c_state.ini        ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; inner_state.fifth    ; inner_state.fifth    ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; inner_state.third    ; inner_state.third    ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.403 ; scl~reg0             ; scl~reg0             ; clk          ; clk         ; 0.000        ; 0.071      ; 0.669      ;
; 0.417 ; cnt_scan[0]          ; cnt_scan[0]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.684      ;
; 0.417 ; phase0               ; phase0               ; clk          ; clk         ; 0.000        ; 0.072      ; 0.684      ;
; 0.418 ; phase2               ; phase2               ; clk          ; clk         ; 0.000        ; 0.071      ; 0.684      ;
; 0.457 ; clk_div[7]           ; clk_div[7]           ; clk          ; clk         ; 0.000        ; 0.071      ; 0.723      ;
; 0.616 ; readData_reg[4]      ; readData_reg[5]      ; clk          ; clk         ; 0.000        ; 0.072      ; 0.883      ;
; 0.654 ; readData_reg[5]      ; readData_reg[6]      ; clk          ; clk         ; 0.000        ; 0.071      ; 0.920      ;
; 0.669 ; readData_reg[2]      ; readData_reg[3]      ; clk          ; clk         ; 0.000        ; 0.071      ; 0.935      ;
; 0.669 ; readData_reg[6]      ; readData_reg[7]      ; clk          ; clk         ; 0.000        ; 0.071      ; 0.935      ;
; 0.692 ; cnt_scan[2]          ; cnt_scan[2]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.959      ;
; 0.692 ; cnt_scan[12]         ; cnt_scan[12]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.959      ;
; 0.693 ; cnt_scan[18]         ; cnt_scan[18]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.960      ;
; 0.693 ; cnt_delay[7]         ; cnt_delay[7]         ; clk          ; clk         ; 0.000        ; 0.071      ; 0.959      ;
; 0.694 ; cnt_scan[7]          ; cnt_scan[7]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.961      ;
; 0.694 ; cnt_scan[8]          ; cnt_scan[8]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.961      ;
; 0.694 ; cnt_scan[11]         ; cnt_scan[11]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.961      ;
; 0.694 ; cnt_delay[9]         ; cnt_delay[9]         ; clk          ; clk         ; 0.000        ; 0.071      ; 0.960      ;
; 0.694 ; cnt_delay[5]         ; cnt_delay[5]         ; clk          ; clk         ; 0.000        ; 0.071      ; 0.960      ;
; 0.695 ; cnt_scan[4]          ; cnt_scan[4]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.962      ;
; 0.695 ; cnt_scan[9]          ; cnt_scan[9]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.962      ;
; 0.695 ; cnt_scan[10]         ; cnt_scan[10]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.962      ;
; 0.695 ; cnt_scan[14]         ; cnt_scan[14]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.962      ;
; 0.695 ; cnt_scan[15]         ; cnt_scan[15]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.962      ;
; 0.696 ; cnt_scan[16]         ; cnt_scan[16]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.963      ;
; 0.696 ; cnt_delay[15]        ; cnt_delay[15]        ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.696 ; cnt_delay[16]        ; cnt_delay[16]        ; clk          ; clk         ; 0.000        ; 0.071      ; 0.962      ;
; 0.697 ; cnt_scan[13]         ; cnt_scan[13]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.964      ;
; 0.697 ; cnt_scan[17]         ; cnt_scan[17]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.964      ;
; 0.697 ; cnt_scan[20]         ; cnt_scan[20]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.964      ;
; 0.697 ; cnt_delay[1]         ; cnt_delay[1]         ; clk          ; clk         ; 0.000        ; 0.071      ; 0.963      ;
; 0.697 ; cnt_delay[3]         ; cnt_delay[3]         ; clk          ; clk         ; 0.000        ; 0.071      ; 0.963      ;
; 0.698 ; cnt_scan[23]         ; cnt_scan[23]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.965      ;
; 0.698 ; cnt_delay[17]        ; cnt_delay[17]        ; clk          ; clk         ; 0.000        ; 0.071      ; 0.964      ;
; 0.699 ; cnt_scan[3]          ; cnt_scan[3]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.966      ;
; 0.699 ; cnt_scan[5]          ; cnt_scan[5]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.966      ;
; 0.699 ; cnt_scan[21]         ; cnt_scan[21]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.966      ;
; 0.699 ; cnt_delay[14]        ; cnt_delay[14]        ; clk          ; clk         ; 0.000        ; 0.071      ; 0.965      ;
; 0.699 ; cnt_delay[6]         ; cnt_delay[6]         ; clk          ; clk         ; 0.000        ; 0.071      ; 0.965      ;
; 0.700 ; cnt_scan[19]         ; cnt_scan[19]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.967      ;
; 0.704 ; clk_div[3]           ; clk_div[3]           ; clk          ; clk         ; 0.000        ; 0.071      ; 0.970      ;
; 0.707 ; clk_div[4]           ; clk_div[4]           ; clk          ; clk         ; 0.000        ; 0.071      ; 0.973      ;
; 0.708 ; cnt_delay[11]        ; cnt_delay[11]        ; clk          ; clk         ; 0.000        ; 0.071      ; 0.974      ;
; 0.709 ; cnt_scan[6]          ; cnt_scan[6]          ; clk          ; clk         ; 0.000        ; 0.072      ; 0.976      ;
; 0.710 ; cnt_scan[22]         ; cnt_scan[22]         ; clk          ; clk         ; 0.000        ; 0.072      ; 0.977      ;
; 0.739 ; cnt_scan[0]          ; cnt_scan[1]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.006      ;
; 0.741 ; cnt_scan[1]          ; cnt_scan[1]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.008      ;
; 0.860 ; cnt_delay[4]         ; cnt_delay[4]         ; clk          ; clk         ; 0.000        ; 0.071      ; 1.126      ;
; 0.870 ; cnt_delay[2]         ; cnt_delay[2]         ; clk          ; clk         ; 0.000        ; 0.071      ; 1.136      ;
; 0.887 ; phase0               ; scl~reg0             ; clk          ; clk         ; 0.000        ; 0.073      ; 1.155      ;
; 0.903 ; phase3               ; phase3               ; clk          ; clk         ; 0.000        ; 0.071      ; 1.169      ;
; 0.976 ; main_state.10        ; i2c_state.write_data ; clk          ; clk         ; 0.000        ; 0.071      ; 1.242      ;
; 0.977 ; main_state.10        ; i2c_state.ini        ; clk          ; clk         ; 0.000        ; 0.071      ; 1.243      ;
; 1.008 ; clk_div[3]           ; clk_div[6]           ; clk          ; clk         ; 0.000        ; 0.071      ; 1.274      ;
; 1.009 ; clk_div[3]           ; clk_div[2]           ; clk          ; clk         ; 0.000        ; 0.071      ; 1.275      ;
; 1.010 ; clk_div[3]           ; clk_div[5]           ; clk          ; clk         ; 0.000        ; 0.071      ; 1.276      ;
; 1.010 ; clk_div[3]           ; phase1               ; clk          ; clk         ; 0.000        ; 0.071      ; 1.276      ;
; 1.013 ; cnt_scan[11]         ; cnt_scan[12]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.280      ;
; 1.013 ; cnt_scan[7]          ; cnt_scan[8]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.280      ;
; 1.014 ; cnt_scan[2]          ; cnt_scan[3]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.281      ;
; 1.014 ; cnt_scan[9]          ; cnt_scan[10]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.281      ;
; 1.014 ; cnt_scan[15]         ; cnt_scan[16]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.281      ;
; 1.014 ; cnt_delay[0]         ; cnt_delay[1]         ; clk          ; clk         ; 0.000        ; 0.071      ; 1.280      ;
; 1.015 ; cnt_scan[18]         ; cnt_scan[19]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.282      ;
; 1.015 ; cnt_delay[16]        ; cnt_delay[17]        ; clk          ; clk         ; 0.000        ; 0.071      ; 1.281      ;
; 1.016 ; cnt_scan[12]         ; cnt_scan[13]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.283      ;
; 1.016 ; cnt_delay[5]         ; cnt_delay[6]         ; clk          ; clk         ; 0.000        ; 0.071      ; 1.282      ;
; 1.016 ; cnt_scan[17]         ; cnt_scan[18]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.283      ;
; 1.016 ; cnt_scan[13]         ; cnt_scan[14]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.283      ;
; 1.018 ; cnt_delay[6]         ; cnt_delay[7]         ; clk          ; clk         ; 0.000        ; 0.071      ; 1.284      ;
; 1.018 ; cnt_scan[8]          ; cnt_scan[9]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.285      ;
; 1.018 ; cnt_delay[15]        ; cnt_delay[16]        ; clk          ; clk         ; 0.000        ; 0.071      ; 1.284      ;
; 1.018 ; clk_div[2]           ; clk_div[3]           ; clk          ; clk         ; 0.000        ; 0.071      ; 1.284      ;
; 1.018 ; cnt_delay[14]        ; cnt_delay[15]        ; clk          ; clk         ; 0.000        ; 0.071      ; 1.284      ;
; 1.018 ; cnt_scan[3]          ; cnt_scan[4]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.285      ;
; 1.018 ; cnt_scan[5]          ; cnt_scan[6]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.285      ;
; 1.018 ; cnt_scan[21]         ; cnt_scan[22]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.285      ;
; 1.019 ; cnt_scan[10]         ; cnt_scan[11]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.286      ;
; 1.019 ; cnt_scan[14]         ; cnt_scan[15]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.286      ;
; 1.019 ; cnt_scan[4]          ; cnt_scan[5]          ; clk          ; clk         ; 0.000        ; 0.072      ; 1.286      ;
; 1.019 ; cnt_scan[19]         ; cnt_scan[20]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.286      ;
; 1.020 ; cnt_scan[16]         ; cnt_scan[17]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.287      ;
; 1.021 ; cnt_scan[20]         ; cnt_scan[21]         ; clk          ; clk         ; 0.000        ; 0.072      ; 1.288      ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width: 'clk'                                                      ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+
; Slack  ; Actual Width ; Required Width ; Type            ; Clock ; Clock Edge ; Target               ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate       ; clk   ; Rise       ; clk                  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[2]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[3]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[4]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[5]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[6]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; clk_div[7]           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[0]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[10]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[11]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[12]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[13]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[14]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[15]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[16]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[17]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[18]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[19]        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[1]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[2]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[3]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[4]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[5]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[6]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[7]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[8]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_delay[9]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[0]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[10]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[11]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[12]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[13]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[14]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[15]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[16]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[17]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[18]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[19]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[1]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[20]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[21]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[22]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[23]         ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[2]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[3]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[4]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[5]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[6]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[7]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[8]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; cnt_scan[9]          ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; en[0]~reg0           ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.ini        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.read_data  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.read_ini   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.sendaddr   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; i2c_state.write_data ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.ack      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.eighth   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.fifth    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.first    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.fourth   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.second   ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.seventh  ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.sixth    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.start    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.stop     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; inner_state.third    ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; link                 ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state.00        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state.01        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; main_state.10        ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase0               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase1               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase2               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; phase3               ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[0]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[1]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[2]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[3]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[4]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[5]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[6]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; readData_reg[7]      ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; scl~reg0             ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; sda_buf              ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; start_delaycnt       ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[0]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[1]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[2]     ;
; -1.487 ; 1.000        ; 2.487          ; Min Period      ; clk   ; Rise       ; writeData_reg[3]     ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; i2c_state.read_data  ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; i2c_state.read_ini   ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; i2c_state.sendaddr   ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state.first    ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state.fourth   ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state.second   ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state.seventh  ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state.sixth    ;
; 0.250  ; 0.434        ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; inner_state.start    ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 2.494 ; 2.616 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 2.096 ; 2.294 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 2.257 ; 2.487 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 2.219 ; 2.402 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 2.494 ; 2.616 ; Rise       ; clk             ;
; rd_input    ; clk        ; 5.838 ; 6.173 ; Rise       ; clk             ;
; sda         ; clk        ; 5.725 ; 5.361 ; Rise       ; clk             ;
; wr_input    ; clk        ; 5.463 ; 5.800 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -1.637 ; -1.841 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -1.637 ; -1.841 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -1.818 ; -2.043 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -1.759 ; -1.948 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -2.033 ; -2.145 ; Rise       ; clk             ;
; rd_input    ; clk        ; -3.224 ; -3.421 ; Rise       ; clk             ;
; sda         ; clk        ; -2.382 ; -2.407 ; Rise       ; clk             ;
; wr_input    ; clk        ; -2.357 ; -2.406 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Clock to Output Times                                                      ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.523  ; 8.480  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.523  ; 7.907  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 7.870  ; 8.480  ; Rise       ; clk             ;
; scl          ; clk        ; 6.552  ; 6.929  ; Rise       ; clk             ;
; sda          ; clk        ; 6.979  ; 7.490  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 13.910 ; 13.285 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 12.221 ; 11.853 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 13.910 ; 13.285 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 11.506 ; 11.809 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 11.588 ; 11.180 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 11.689 ; 10.633 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 13.736 ; 12.413 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 11.838 ; 11.389 ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+---------------------------------------------------------------------------+
; Minimum Clock to Output Times                                             ;
+--------------+------------+--------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+-------+------------+-----------------+
; en[*]        ; clk        ; 7.685  ; 7.721 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.319  ; 7.721 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 7.685  ; 8.278 ; Rise       ; clk             ;
; scl          ; clk        ; 6.410  ; 6.778 ; Rise       ; clk             ;
; sda          ; clk        ; 6.819  ; 7.316 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 8.327  ; 7.826 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 8.794  ; 8.201 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 10.662 ; 9.978 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 8.769  ; 8.176 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 8.327  ; 7.881 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 8.418  ; 7.938 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 10.469 ; 9.726 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 8.412  ; 7.826 ; Rise       ; clk             ;
+--------------+------------+--------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Output Enable Times                                                   ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 6.766 ; 6.766 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Output Enable Times                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 6.292 ; 6.292 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Output Disable Times                                                          ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 6.496     ; 6.595     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                  ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 6.128     ; 6.259     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


---------------------------------------------
; Slow 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+------------------------------------+
; Fast 1200mV 0C Model Setup Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; clk   ; -1.198 ; -37.574           ;
+-------+--------+-------------------+


+-----------------------------------+
; Fast 1200mV 0C Model Hold Summary ;
+-------+-------+-------------------+
; Clock ; Slack ; End Point TNS     ;
+-------+-------+-------------------+
; clk   ; 0.187 ; 0.000             ;
+-------+-------+-------------------+


-----------------------------------------
; Fast 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Fast 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+--------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
+-------+--------+---------------------------------+
; Clock ; Slack  ; End Point TNS                   ;
+-------+--------+---------------------------------+
; clk   ; -3.000 ; -119.392                        ;
+-------+--------+---------------------------------+


+--------------------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Setup: 'clk'                                                                                        ;
+--------+----------------------+--------------------+--------------+-------------+--------------+------------+------------+
; Slack  ; From Node            ; To Node            ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+----------------------+--------------------+--------------+-------------+--------------+------------+------------+
; -1.198 ; cnt_delay[1]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.149      ;
; -1.193 ; cnt_delay[1]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.144      ;
; -1.192 ; cnt_delay[11]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 2.144      ;
; -1.187 ; cnt_delay[11]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 2.139      ;
; -1.181 ; cnt_delay[1]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.132      ;
; -1.175 ; cnt_delay[11]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 2.127      ;
; -1.141 ; cnt_delay[0]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.092      ;
; -1.136 ; cnt_delay[0]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.087      ;
; -1.124 ; cnt_delay[0]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.075      ;
; -1.095 ; cnt_delay[9]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.046      ;
; -1.094 ; cnt_delay[6]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.045      ;
; -1.090 ; cnt_delay[9]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.041      ;
; -1.089 ; cnt_delay[6]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.040      ;
; -1.082 ; inner_state.stop     ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.034     ; 2.035      ;
; -1.078 ; cnt_delay[9]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.029      ;
; -1.077 ; cnt_delay[6]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 2.028      ;
; -1.077 ; inner_state.stop     ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.034     ; 2.030      ;
; -1.071 ; inner_state.stop     ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.034     ; 2.024      ;
; -1.060 ; sda_buf              ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.042     ; 2.005      ;
; -1.057 ; cnt_delay[19]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 2.009      ;
; -1.055 ; sda_buf              ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.042     ; 2.000      ;
; -1.052 ; cnt_delay[19]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 2.004      ;
; -1.049 ; sda_buf              ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.994      ;
; -1.044 ; cnt_delay[18]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.996      ;
; -1.040 ; cnt_delay[19]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.992      ;
; -1.039 ; cnt_delay[18]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.991      ;
; -1.037 ; inner_state.start    ; link               ; clk          ; clk         ; 1.000        ; -0.038     ; 1.986      ;
; -1.027 ; cnt_delay[5]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.978      ;
; -1.027 ; cnt_delay[18]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.979      ;
; -1.025 ; cnt_delay[3]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.976      ;
; -1.022 ; cnt_delay[5]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.973      ;
; -1.020 ; cnt_delay[3]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.971      ;
; -1.010 ; cnt_delay[17]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.962      ;
; -1.010 ; cnt_delay[5]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.961      ;
; -1.010 ; cnt_delay[4]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.961      ;
; -1.009 ; cnt_delay[15]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.961      ;
; -1.008 ; cnt_delay[7]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.959      ;
; -1.008 ; cnt_delay[3]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.959      ;
; -1.005 ; cnt_delay[17]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.957      ;
; -1.005 ; cnt_delay[4]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.956      ;
; -1.004 ; cnt_delay[15]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.956      ;
; -1.003 ; cnt_delay[7]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.954      ;
; -0.997 ; cnt_delay[13]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.949      ;
; -0.994 ; phase1               ; link               ; clk          ; clk         ; 1.000        ; -0.032     ; 1.949      ;
; -0.993 ; cnt_delay[17]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.945      ;
; -0.993 ; cnt_delay[4]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.944      ;
; -0.992 ; cnt_delay[13]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.944      ;
; -0.992 ; cnt_delay[15]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.944      ;
; -0.991 ; inner_state.start    ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.036     ; 1.942      ;
; -0.991 ; cnt_delay[7]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.942      ;
; -0.980 ; cnt_delay[13]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.932      ;
; -0.962 ; inner_state.second   ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.035     ; 1.914      ;
; -0.953 ; cnt_delay[8]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.904      ;
; -0.953 ; sda_buf              ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.036     ; 1.904      ;
; -0.948 ; cnt_delay[8]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.899      ;
; -0.936 ; cnt_delay[8]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.887      ;
; -0.929 ; i2c_state.sendaddr   ; inner_state.third  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.881      ;
; -0.928 ; i2c_state.read_ini   ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.873      ;
; -0.928 ; inner_state.fifth    ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.037     ; 1.878      ;
; -0.927 ; i2c_state.sendaddr   ; inner_state.fifth  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.879      ;
; -0.924 ; cnt_delay[14]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.876      ;
; -0.923 ; i2c_state.read_ini   ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.868      ;
; -0.919 ; cnt_delay[14]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.871      ;
; -0.915 ; phase1               ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.866      ;
; -0.914 ; phase3               ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.034     ; 1.867      ;
; -0.911 ; i2c_state.read_ini   ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.856      ;
; -0.910 ; phase1               ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.861      ;
; -0.909 ; phase3               ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.034     ; 1.862      ;
; -0.907 ; cnt_delay[12]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.859      ;
; -0.907 ; i2c_state.write_data ; link               ; clk          ; clk         ; 1.000        ; -0.031     ; 1.863      ;
; -0.907 ; cnt_delay[14]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.859      ;
; -0.902 ; cnt_delay[12]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.854      ;
; -0.898 ; phase1               ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.849      ;
; -0.897 ; phase3               ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.034     ; 1.850      ;
; -0.892 ; i2c_state.write_data ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.844      ;
; -0.890 ; cnt_delay[12]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.842      ;
; -0.889 ; cnt_delay[2]         ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.840      ;
; -0.887 ; i2c_state.write_data ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.839      ;
; -0.887 ; main_state.10        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.838      ;
; -0.884 ; cnt_delay[2]         ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.835      ;
; -0.884 ; inner_state.seventh  ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.035     ; 1.836      ;
; -0.883 ; link                 ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.034     ; 1.836      ;
; -0.882 ; main_state.10        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.833      ;
; -0.881 ; i2c_state.write_data ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.833      ;
; -0.879 ; i2c_state.write_data ; inner_state.eighth ; clk          ; clk         ; 1.000        ; -0.036     ; 1.830      ;
; -0.877 ; inner_state.stop     ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.028     ; 1.836      ;
; -0.877 ; i2c_state.sendaddr   ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.822      ;
; -0.876 ; main_state.10        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.827      ;
; -0.876 ; inner_state.ack      ; link               ; clk          ; clk         ; 1.000        ; -0.031     ; 1.832      ;
; -0.875 ; inner_state.fifth    ; link               ; clk          ; clk         ; 1.000        ; -0.039     ; 1.823      ;
; -0.872 ; cnt_delay[2]         ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.036     ; 1.823      ;
; -0.872 ; i2c_state.sendaddr   ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.817      ;
; -0.870 ; i2c_state.sendaddr   ; inner_state.ack    ; clk          ; clk         ; 1.000        ; -0.043     ; 1.814      ;
; -0.867 ; cnt_delay[16]        ; main_state.00      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.819      ;
; -0.867 ; inner_state.ack      ; sda_buf            ; clk          ; clk         ; 1.000        ; -0.029     ; 1.825      ;
; -0.864 ; inner_state.start    ; inner_state.third  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.816      ;
; -0.863 ; inner_state.start    ; inner_state.fifth  ; clk          ; clk         ; 1.000        ; -0.035     ; 1.815      ;
; -0.862 ; cnt_delay[16]        ; main_state.10      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.814      ;
; -0.860 ; i2c_state.sendaddr   ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.042     ; 1.805      ;
; -0.850 ; cnt_delay[16]        ; main_state.01      ; clk          ; clk         ; 1.000        ; -0.035     ; 1.802      ;
+--------+----------------------+--------------------+--------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Hold: 'clk'                                                                                          ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node            ; To Node              ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+
; 0.187 ; phase1               ; phase1               ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; start_delaycnt       ; start_delaycnt       ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; main_state.00        ; main_state.00        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; main_state.01        ; main_state.01        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; i2c_state.read_ini   ; i2c_state.read_ini   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; i2c_state.read_data  ; i2c_state.read_data  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; i2c_state.write_data ; i2c_state.write_data ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.stop     ; inner_state.stop     ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; main_state.10        ; main_state.10        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; i2c_state.sendaddr   ; i2c_state.sendaddr   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; i2c_state.ini        ; i2c_state.ini        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.eighth   ; inner_state.eighth   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.fourth   ; inner_state.fourth   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.sixth    ; inner_state.sixth    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.seventh  ; inner_state.seventh  ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.second   ; inner_state.second   ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.fifth    ; inner_state.fifth    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; inner_state.third    ; inner_state.third    ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.187 ; scl~reg0             ; scl~reg0             ; clk          ; clk         ; 0.000        ; 0.036      ; 0.307      ;
; 0.194 ; cnt_scan[0]          ; cnt_scan[0]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.314      ;
; 0.194 ; phase0               ; phase0               ; clk          ; clk         ; 0.000        ; 0.036      ; 0.314      ;
; 0.195 ; phase2               ; phase2               ; clk          ; clk         ; 0.000        ; 0.035      ; 0.314      ;
; 0.199 ; clk_div[7]           ; clk_div[7]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.318      ;
; 0.264 ; readData_reg[4]      ; readData_reg[5]      ; clk          ; clk         ; 0.000        ; 0.036      ; 0.384      ;
; 0.271 ; readData_reg[5]      ; readData_reg[6]      ; clk          ; clk         ; 0.000        ; 0.036      ; 0.391      ;
; 0.278 ; readData_reg[2]      ; readData_reg[3]      ; clk          ; clk         ; 0.000        ; 0.036      ; 0.398      ;
; 0.279 ; readData_reg[6]      ; readData_reg[7]      ; clk          ; clk         ; 0.000        ; 0.036      ; 0.399      ;
; 0.297 ; cnt_scan[2]          ; cnt_scan[2]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.417      ;
; 0.297 ; cnt_scan[12]         ; cnt_scan[12]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.417      ;
; 0.297 ; cnt_scan[18]         ; cnt_scan[18]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.417      ;
; 0.297 ; cnt_delay[9]         ; cnt_delay[9]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.417      ;
; 0.297 ; cnt_delay[7]         ; cnt_delay[7]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.417      ;
; 0.298 ; cnt_scan[4]          ; cnt_scan[4]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_scan[8]          ; cnt_scan[8]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_scan[9]          ; cnt_scan[9]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_scan[10]         ; cnt_scan[10]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_scan[11]         ; cnt_scan[11]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_delay[15]        ; cnt_delay[15]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_delay[16]        ; cnt_delay[16]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.298 ; cnt_delay[5]         ; cnt_delay[5]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.418      ;
; 0.299 ; cnt_scan[7]          ; cnt_scan[7]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_scan[13]         ; cnt_scan[13]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_scan[14]         ; cnt_scan[14]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_scan[15]         ; cnt_scan[15]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_scan[16]         ; cnt_scan[16]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_scan[17]         ; cnt_scan[17]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_delay[1]         ; cnt_delay[1]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_delay[17]        ; cnt_delay[17]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.299 ; cnt_delay[3]         ; cnt_delay[3]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.419      ;
; 0.300 ; cnt_scan[3]          ; cnt_scan[3]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_scan[5]          ; cnt_scan[5]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_scan[19]         ; cnt_scan[19]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_scan[20]         ; cnt_scan[20]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_scan[21]         ; cnt_scan[21]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_scan[23]         ; cnt_scan[23]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_delay[14]        ; cnt_delay[14]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.300 ; cnt_delay[6]         ; cnt_delay[6]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.420      ;
; 0.303 ; clk_div[3]           ; clk_div[3]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.422      ;
; 0.305 ; cnt_delay[11]        ; cnt_delay[11]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.425      ;
; 0.306 ; cnt_scan[6]          ; cnt_scan[6]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.426      ;
; 0.306 ; clk_div[4]           ; clk_div[4]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.425      ;
; 0.307 ; cnt_scan[22]         ; cnt_scan[22]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.427      ;
; 0.317 ; cnt_scan[1]          ; cnt_scan[1]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.437      ;
; 0.317 ; cnt_scan[0]          ; cnt_scan[1]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.437      ;
; 0.366 ; cnt_delay[4]         ; cnt_delay[4]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.486      ;
; 0.372 ; cnt_delay[2]         ; cnt_delay[2]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.492      ;
; 0.379 ; phase3               ; phase3               ; clk          ; clk         ; 0.000        ; 0.036      ; 0.499      ;
; 0.391 ; phase0               ; scl~reg0             ; clk          ; clk         ; 0.000        ; 0.037      ; 0.512      ;
; 0.432 ; main_state.10        ; i2c_state.write_data ; clk          ; clk         ; 0.000        ; 0.035      ; 0.551      ;
; 0.433 ; main_state.10        ; i2c_state.ini        ; clk          ; clk         ; 0.000        ; 0.035      ; 0.552      ;
; 0.438 ; clk_div[3]           ; phase1               ; clk          ; clk         ; 0.000        ; 0.036      ; 0.558      ;
; 0.446 ; cnt_scan[12]         ; cnt_scan[13]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.566      ;
; 0.446 ; cnt_scan[2]          ; cnt_scan[3]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.566      ;
; 0.446 ; cnt_scan[18]         ; cnt_scan[19]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.566      ;
; 0.447 ; cnt_scan[8]          ; cnt_scan[9]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.567      ;
; 0.447 ; cnt_scan[10]         ; cnt_scan[11]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.567      ;
; 0.447 ; cnt_delay[15]        ; cnt_delay[16]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.567      ;
; 0.447 ; cnt_scan[4]          ; cnt_scan[5]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.567      ;
; 0.447 ; cnt_delay[5]         ; cnt_delay[6]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.567      ;
; 0.448 ; cnt_scan[14]         ; cnt_scan[15]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.568      ;
; 0.448 ; cnt_scan[16]         ; cnt_scan[17]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.568      ;
; 0.448 ; cnt_delay[3]         ; cnt_delay[4]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.568      ;
; 0.448 ; cnt_delay[1]         ; cnt_delay[2]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.568      ;
; 0.449 ; cnt_scan[20]         ; cnt_scan[21]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.569      ;
; 0.450 ; clk_div[2]           ; clk_div[3]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.569      ;
; 0.453 ; clk_div[6]           ; clk_div[7]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.572      ;
; 0.454 ; clk_div[3]           ; clk_div[6]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.573      ;
; 0.454 ; clk_div[2]           ; clk_div[2]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.573      ;
; 0.455 ; clk_div[3]           ; clk_div[5]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.574      ;
; 0.455 ; cnt_scan[6]          ; cnt_scan[7]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.575      ;
; 0.456 ; cnt_scan[9]          ; cnt_scan[10]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.576      ;
; 0.456 ; cnt_delay[0]         ; cnt_delay[1]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.576      ;
; 0.456 ; cnt_delay[16]        ; cnt_delay[17]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.576      ;
; 0.456 ; cnt_scan[22]         ; cnt_scan[23]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.576      ;
; 0.456 ; clk_div[6]           ; clk_div[6]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.575      ;
; 0.456 ; clk_div[3]           ; clk_div[2]           ; clk          ; clk         ; 0.000        ; 0.035      ; 0.575      ;
; 0.457 ; cnt_delay[19]        ; cnt_delay[19]        ; clk          ; clk         ; 0.000        ; 0.036      ; 0.577      ;
; 0.457 ; cnt_scan[11]         ; cnt_scan[12]         ; clk          ; clk         ; 0.000        ; 0.035      ; 0.576      ;
; 0.457 ; cnt_scan[17]         ; cnt_scan[18]         ; clk          ; clk         ; 0.000        ; 0.036      ; 0.577      ;
; 0.457 ; cnt_scan[7]          ; cnt_scan[8]          ; clk          ; clk         ; 0.000        ; 0.036      ; 0.577      ;
+-------+----------------------+----------------------+--------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width: 'clk'                                                      ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+
; Slack  ; Actual Width ; Required Width ; Type            ; Clock ; Clock Edge ; Target               ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+
; -3.000 ; 1.000        ; 4.000          ; Port Rate       ; clk   ; Rise       ; clk                  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[2]           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[3]           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[4]           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[5]           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[6]           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; clk_div[7]           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[0]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[10]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[11]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[12]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[13]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[14]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[15]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[16]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[17]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[18]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[19]        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[1]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[2]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[3]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[4]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[5]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[6]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[7]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[8]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_delay[9]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[0]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[10]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[11]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[12]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[13]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[14]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[15]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[16]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[17]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[18]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[19]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[1]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[20]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[21]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[22]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[23]         ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[2]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[3]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[4]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[5]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[6]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[7]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[8]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; cnt_scan[9]          ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; en[0]~reg0           ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state.ini        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state.read_data  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state.read_ini   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state.sendaddr   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; i2c_state.write_data ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.ack      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.eighth   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.fifth    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.first    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.fourth   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.second   ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.seventh  ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.sixth    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.start    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.stop     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; inner_state.third    ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; link                 ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; main_state.00        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; main_state.01        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; main_state.10        ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase0               ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase1               ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase2               ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; phase3               ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[0]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[1]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[2]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[3]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[4]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[5]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[6]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; readData_reg[7]      ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; scl~reg0             ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; sda_buf              ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; start_delaycnt       ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[0]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[1]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[2]     ;
; -1.000 ; 1.000        ; 2.000          ; Min Period      ; clk   ; Rise       ; writeData_reg[3]     ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[10]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[11]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[12]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[13]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[14]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[15]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[16]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[17]        ;
; -0.236 ; -0.052       ; 0.184          ; Low Pulse Width ; clk   ; Rise       ; cnt_delay[18]        ;
+--------+--------------+----------------+-----------------+-------+------------+----------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 1.277 ; 2.131 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 1.090 ; 1.908 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 1.166 ; 1.979 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 1.144 ; 1.976 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 1.277 ; 2.131 ; Rise       ; clk             ;
; rd_input    ; clk        ; 2.850 ; 3.663 ; Rise       ; clk             ;
; sda         ; clk        ; 2.532 ; 3.456 ; Rise       ; clk             ;
; wr_input    ; clk        ; 2.655 ; 3.437 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -0.864 ; -1.679 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -0.864 ; -1.679 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -0.949 ; -1.751 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -0.918 ; -1.746 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -1.052 ; -1.888 ; Rise       ; clk             ;
; rd_input    ; clk        ; -1.620 ; -2.378 ; Rise       ; clk             ;
; sda         ; clk        ; -1.149 ; -1.969 ; Rise       ; clk             ;
; wr_input    ; clk        ; -1.138 ; -1.986 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------------------+
; Clock to Output Times                                                    ;
+--------------+------------+-------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+-------+-------+------------+-----------------+
; en[*]        ; clk        ; 4.204 ; 4.230 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 4.160 ; 4.230 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 4.204 ; 4.139 ; Rise       ; clk             ;
; scl          ; clk        ; 3.467 ; 3.455 ; Rise       ; clk             ;
; sda          ; clk        ; 3.694 ; 3.678 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 7.184 ; 6.988 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 5.892 ; 5.899 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 7.184 ; 6.988 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 5.856 ; 5.653 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 5.581 ; 5.548 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 5.387 ; 5.605 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 6.835 ; 6.849 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 5.715 ; 5.672 ; Rise       ; clk             ;
+--------------+------------+-------+-------+------------+-----------------+


+--------------------------------------------------------------------------+
; Minimum Clock to Output Times                                            ;
+--------------+------------+-------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+-------+-------+------------+-----------------+
; en[*]        ; clk        ; 4.064 ; 4.043 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 4.064 ; 4.128 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 4.103 ; 4.043 ; Rise       ; clk             ;
; scl          ; clk        ; 3.390 ; 3.383 ; Rise       ; clk             ;
; sda          ; clk        ; 3.608 ; 3.596 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 4.062 ; 4.047 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 4.269 ; 4.335 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 5.667 ; 5.468 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 4.255 ; 4.320 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 4.062 ; 4.047 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 4.144 ; 4.104 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 5.562 ; 5.350 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 4.082 ; 4.110 ; Rise       ; clk             ;
+--------------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Output Enable Times                                                   ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 4.255 ; 4.236 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Output Enable Times                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; sda       ; clk        ; 3.311 ; 3.311 ; Rise       ; clk             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Output Disable Times                                                          ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 4.351     ; 4.351     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                  ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; sda       ; clk        ; 3.403     ; 3.535     ; Rise       ; clk             ;
+-----------+------------+-----------+-----------+------------+-----------------+


---------------------------------------------
; Fast 1200mV 0C Model Metastability Report ;
---------------------------------------------
No synchronizer chains to report.


+--------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                            ;
+------------------+----------+-------+----------+---------+---------------------+
; Clock            ; Setup    ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+----------+-------+----------+---------+---------------------+
; Worst-case Slack ; -4.070   ; 0.187 ; N/A      ; N/A     ; -3.000              ;
;  clk             ; -4.070   ; 0.187 ; N/A      ; N/A     ; -3.000              ;
; Design-wide TNS  ; -200.14  ; 0.0   ; 0.0      ; 0.0     ; -136.83             ;
;  clk             ; -200.140 ; 0.000 ; N/A      ; N/A     ; -136.830            ;
+------------------+----------+-------+----------+---------+---------------------+


+-------------------------------------------------------------------------+
; Setup Times                                                             ;
+-------------+------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+------------+-------+-------+------------+-----------------+
; data_in[*]  ; clk        ; 2.742 ; 3.057 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; 2.334 ; 2.691 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; 2.523 ; 2.883 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; 2.470 ; 2.814 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; 2.742 ; 3.057 ; Rise       ; clk             ;
; rd_input    ; clk        ; 6.438 ; 6.859 ; Rise       ; clk             ;
; sda         ; clk        ; 6.117 ; 6.087 ; Rise       ; clk             ;
; wr_input    ; clk        ; 6.011 ; 6.439 ; Rise       ; clk             ;
+-------------+------------+-------+-------+------------+-----------------+


+---------------------------------------------------------------------------+
; Hold Times                                                                ;
+-------------+------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+------------+--------+--------+------------+-----------------+
; data_in[*]  ; clk        ; -0.864 ; -1.679 ; Rise       ; clk             ;
;  data_in[0] ; clk        ; -0.864 ; -1.679 ; Rise       ; clk             ;
;  data_in[1] ; clk        ; -0.949 ; -1.751 ; Rise       ; clk             ;
;  data_in[2] ; clk        ; -0.918 ; -1.746 ; Rise       ; clk             ;
;  data_in[3] ; clk        ; -1.052 ; -1.888 ; Rise       ; clk             ;
; rd_input    ; clk        ; -1.620 ; -2.378 ; Rise       ; clk             ;
; sda         ; clk        ; -1.149 ; -1.969 ; Rise       ; clk             ;
; wr_input    ; clk        ; -1.138 ; -1.986 ; Rise       ; clk             ;
+-------------+------------+--------+--------+------------+-----------------+


+----------------------------------------------------------------------------+
; Clock to Output Times                                                      ;
+--------------+------------+--------+--------+------------+-----------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+--------------+------------+--------+--------+------------+-----------------+
; en[*]        ; clk        ; 8.881  ; 8.835  ; Rise       ; clk             ;
;  en[0]       ; clk        ; 8.881  ; 8.403  ; Rise       ; clk             ;
;  en[1]       ; clk        ; 8.363  ; 8.835  ; Rise       ; clk             ;
; scl          ; clk        ; 6.947  ; 7.223  ; Rise       ; clk             ;
; sda          ; clk        ; 7.429  ; 7.796  ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 14.383 ; 13.834 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 12.720 ; 12.449 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 14.383 ; 13.834 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 12.319 ; 12.392 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 12.029 ; 11.720 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 12.148 ; 11.496 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 14.189 ; 13.286 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 12.342 ; 11.923 ; Rise       ; clk             ;
+--------------+------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------------------+
; Minimum Clock to Output Times                                            ;
+--------------+------------+-------+-------+------------+-----------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+--------------+------------+-------+-------+------------+-----------------+
; en[*]        ; clk        ; 4.064 ; 4.043 ; Rise       ; clk             ;
;  en[0]       ; clk        ; 4.064 ; 4.128 ; Rise       ; clk             ;
;  en[1]       ; clk        ; 4.103 ; 4.043 ; Rise       ; clk             ;
; scl          ; clk        ; 3.390 ; 3.383 ; Rise       ; clk             ;
; sda          ; clk        ; 3.608 ; 3.596 ; Rise       ; clk             ;
; seg_data[*]  ; clk        ; 4.062 ; 4.047 ; Rise       ; clk             ;
;  seg_data[0] ; clk        ; 4.269 ; 4.335 ; Rise       ; clk             ;
;  seg_data[1] ; clk        ; 5.667 ; 5.468 ; Rise       ; clk             ;
;  seg_data[2] ; clk        ; 4.255 ; 4.320 ; Rise       ; clk             ;
;  seg_data[3] ; clk        ; 4.062 ; 4.047 ; Rise       ; clk             ;
;  seg_data[4] ; clk        ; 4.144 ; 4.104 ; Rise       ; clk             ;
;  seg_data[5] ; clk        ; 5.562 ; 5.350 ; Rise       ; clk             ;
;  seg_data[6] ; clk        ; 4.082 ; 4.110 ; Rise       ; clk             ;
+--------------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Board Trace Model Assignments                                                                                                                                                                                                                                                                                                                                                                                    ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; Pin           ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; scl           ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; lowbit        ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; en[0]         ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; en[1]         ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[0]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[1]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[2]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[3]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[4]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[5]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[6]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; seg_data[7]   ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; sda           ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ; n/a           ; n/a             ; n/a         ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+


+----------------------------------------------------------------------------+
; Input Transition Times                                                     ;
+-------------------------+--------------+-----------------+-----------------+
; Pin                     ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
+-------------------------+--------------+-----------------+-----------------+
; sda                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; clk                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; rst                     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[0]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[1]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[2]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; data_in[3]              ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; wr_input                ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; rd_input                ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_ASDO_DATA1~     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_DATA0~          ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
+-------------------------+--------------+-----------------+-----------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; scl           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; lowbit        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; en[0]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; en[1]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[0]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[1]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.08 V              ; -0.00384 V          ; 0.283 V                              ; 0.244 V                              ; 6.17e-09 s                  ; 4.9e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.08 V             ; -0.00384 V         ; 0.283 V                             ; 0.244 V                             ; 6.17e-09 s                 ; 4.9e-09 s                  ; No                        ; Yes                       ;
; seg_data[2]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[3]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[4]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[5]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.08 V              ; -0.00384 V          ; 0.283 V                              ; 0.244 V                              ; 6.17e-09 s                  ; 4.9e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.08 V             ; -0.00384 V         ; 0.283 V                             ; 0.244 V                             ; 6.17e-09 s                 ; 4.9e-09 s                  ; No                        ; Yes                       ;
; seg_data[6]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.19e-07 V                   ; 3.11 V              ; -0.0313 V           ; 0.287 V                              ; 0.284 V                              ; 1.36e-09 s                  ; 1.1e-09 s                   ; No                         ; Yes                        ; 3.08 V                      ; 5.19e-07 V                  ; 3.11 V             ; -0.0313 V          ; 0.287 V                             ; 0.284 V                             ; 1.36e-09 s                 ; 1.1e-09 s                  ; No                        ; Yes                       ;
; seg_data[7]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; sda           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 7.73e-07 V                   ; 3.13 V              ; -0.0522 V           ; 0.298 V                              ; 0.208 V                              ; 6.96e-10 s                  ; 6.33e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 7.73e-07 V                  ; 3.13 V             ; -0.0522 V          ; 0.298 V                             ; 0.208 V                             ; 6.96e-10 s                 ; 6.33e-10 s                 ; Yes                       ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 2.58e-07 V                   ; 3.13 V              ; -0.0396 V           ; 0.18 V                               ; 0.073 V                              ; 4.81e-10 s                  ; 4.67e-10 s                  ; Yes                        ; Yes                        ; 3.08 V                      ; 2.58e-07 V                  ; 3.13 V             ; -0.0396 V          ; 0.18 V                              ; 0.073 V                             ; 4.81e-10 s                 ; 4.67e-10 s                 ; Yes                       ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; scl           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; lowbit        ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; en[0]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; en[1]         ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[0]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[1]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.48 V              ; -0.0136 V           ; 0.352 V                              ; 0.346 V                              ; 4.12e-09 s                  ; 3.34e-09 s                  ; No                         ; Yes                        ; 3.46 V                      ; 1.29e-07 V                  ; 3.48 V             ; -0.0136 V          ; 0.352 V                             ; 0.346 V                             ; 4.12e-09 s                 ; 3.34e-09 s                 ; No                        ; Yes                       ;
; seg_data[2]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[3]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[4]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[5]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.48 V              ; -0.0136 V           ; 0.352 V                              ; 0.346 V                              ; 4.12e-09 s                  ; 3.34e-09 s                  ; No                         ; Yes                        ; 3.46 V                      ; 1.29e-07 V                  ; 3.48 V             ; -0.0136 V          ; 0.352 V                             ; 0.346 V                             ; 4.12e-09 s                 ; 3.34e-09 s                 ; No                        ; Yes                       ;
; seg_data[6]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.29e-07 V                   ; 3.55 V              ; -0.053 V            ; 0.341 V                              ; 0.35 V                               ; 9.04e-10 s                  ; 7.28e-10 s                  ; No                         ; No                         ; 3.46 V                      ; 1.29e-07 V                  ; 3.55 V             ; -0.053 V           ; 0.341 V                             ; 0.35 V                              ; 9.04e-10 s                 ; 7.28e-10 s                 ; No                        ; No                        ;
; seg_data[7]   ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; sda           ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.9e-07 V                    ; 3.59 V              ; -0.0873 V           ; 0.332 V                              ; 0.189 V                              ; 4.6e-10 s                   ; 4.2e-10 s                   ; No                         ; Yes                        ; 3.46 V                      ; 1.9e-07 V                   ; 3.59 V             ; -0.0873 V          ; 0.332 V                             ; 0.189 V                             ; 4.6e-10 s                  ; 4.2e-10 s                  ; No                        ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 6.52e-08 V                   ; 3.58 V              ; -0.0651 V           ; 0.234 V                              ; 0.087 V                              ; 2.93e-10 s                  ; 3.07e-10 s                  ; Yes                        ; Yes                        ; 3.46 V                      ; 6.52e-08 V                  ; 3.58 V             ; -0.0651 V          ; 0.234 V                             ; 0.087 V                             ; 2.93e-10 s                 ; 3.07e-10 s                 ; Yes                       ; Yes                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+-------------------------------------------------------------------+
; Setup Transfers                                                   ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; clk        ; clk      ; 1826     ; 0        ; 0        ; 0        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------+
; Hold Transfers                                                    ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; clk        ; clk      ; 1826     ; 0        ; 0        ; 0        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 8     ; 8    ;
; Unconstrained Input Port Paths  ; 104   ; 104  ;
; Unconstrained Output Ports      ; 11    ; 11   ;
; Unconstrained Output Port Paths ; 96    ; 96   ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
    Info: Version 11.0 Build 157 04/27/2011 SJ Full Version
    Info: Processing started: Fri May 04 15:36:35 2012
Info: Command: quartus_sta i2c -c i2c
Info: qsta_default_script.tcl version: #1
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Critical Warning: Setting INCREMENTAL_COMPILATION to "OFF" is no longer supported. Assignment is ignored. To disable partitions, set the IGNORE_PARTITIONS global assignment to "ON" instead.
Critical Warning: Synopsys Design Constraints File file not found: 'i2c.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
    Info: create_clock -period 1.000 -name clk clk
Info: No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Info: Analyzing Slow 1200mV 85C Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -4.070
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -4.070      -200.140 clk 
Info: Worst-case hold slack is 0.453
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.453         0.000 clk 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000      -136.830 clk 
Info: Analyzing Slow 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -3.770
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.770      -179.591 clk 
Info: Worst-case hold slack is 0.402
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.402         0.000 clk 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000      -136.830 clk 
Info: Analyzing Fast 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Deriving Clock Uncertainty
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -setup 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -rise_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -rise_to [get_clocks {clk}] -hold 0.020
    Info: set_clock_uncertainty -fall_from [get_clocks {clk}] -fall_to [get_clocks {clk}] -hold 0.020
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -1.198
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.198       -37.574 clk 
Info: Worst-case hold slack is 0.187
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.187         0.000 clk 
Info: No Recovery paths to report
Info: No Removal paths to report
Info: Worst-case minimum pulse width slack is -3.000
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -3.000      -119.392 clk 
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 5 warnings
    Info: Peak virtual memory: 268 megabytes
    Info: Processing ended: Fri May 04 15:36:38 2012
    Info: Elapsed time: 00:00:03
    Info: Total CPU time (on all processors): 00:00:03


