Fitter report for NOS031
Fri Feb 05 21:34:34 2016
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Parallel Compilation
  5. I/O Assignment Warnings
  6. Incremental Compilation Preservation Summary
  7. Incremental Compilation Partition Settings
  8. Incremental Compilation Placement Preservation
  9. Pin-Out File
 10. Fitter Resource Usage Summary
 11. Fitter Partition Statistics
 12. Input Pins
 13. Output Pins
 14. Bidir Pins
 15. Dual Purpose and Dedicated Pins
 16. I/O Bank Usage
 17. All Package Pins
 18. Fitter Resource Utilization by Entity
 19. Delay Chain Summary
 20. Pad To Core Delay Chain Fanout
 21. Control Signals
 22. Global & Other Fast Signals
 23. Non-Global High Fan-Out Signals
 24. Fitter RAM Summary
 25. |NOS031|Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u1:Memory_TSK3000A_1_u1_component|altsyncram:altsyncram_component|altsyncram_7bd2:auto_generated|ALTSYNCRAM
 26. |NOS031|Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u4:Memory_TSK3000A_1_u4_component|altsyncram:altsyncram_component|altsyncram_abd2:auto_generated|ALTSYNCRAM
 27. |NOS031|Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u3:Memory_TSK3000A_1_u3_component|altsyncram:altsyncram_component|altsyncram_9bd2:auto_generated|ALTSYNCRAM
 28. |NOS031|Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u2:Memory_TSK3000A_1_u2_component|altsyncram:altsyncram_component|altsyncram_8bd2:auto_generated|ALTSYNCRAM
 29. Fitter DSP Block Usage Summary
 30. DSP Block Details
 31. Other Routing Usage Summary
 32. LAB Logic Elements
 33. LAB-wide Signals
 34. LAB Signals Sourced
 35. LAB Signals Sourced Out
 36. LAB Distinct Inputs
 37. I/O Rules Summary
 38. I/O Rules Details
 39. I/O Rules Matrix
 40. Fitter Device Options
 41. Operating Settings and Conditions
 42. Estimated Delay Added for Hold Timing Summary
 43. Estimated Delay Added for Hold Timing Details
 44. Fitter Messages
 45. Fitter Suppressed Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
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applicable agreement for further details.



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; Fitter Summary                                                                       ;
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; Fitter Status                      ; Successful - Fri Feb 05 21:34:34 2016           ;
; Quartus II 32-bit Version          ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;
; Revision Name                      ; NOS031                                          ;
; Top-level Entity Name              ; NOS031                                          ;
; Family                             ; Cyclone III                                     ;
; Device                             ; EP3C40F780C8                                    ;
; Timing Models                      ; Final                                           ;
; Total logic elements               ; 6,760 / 39,600 ( 17 % )                         ;
;     Total combinational functions  ; 5,453 / 39,600 ( 14 % )                         ;
;     Dedicated logic registers      ; 3,460 / 39,600 ( 9 % )                          ;
; Total registers                    ; 3460                                            ;
; Total pins                         ; 88 / 536 ( 16 % )                               ;
; Total virtual pins                 ; 0                                               ;
; Total memory bits                  ; 329,728 / 1,161,216 ( 28 % )                    ;
; Embedded Multiplier 9-bit elements ; 4 / 252 ( 2 % )                                 ;
; Total PLLs                         ; 0 / 4 ( 0 % )                                   ;
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; Fitter Settings                                                                                                                                            ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option                                                                     ; Setting                               ; Default Value                         ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device                                                                     ; EP3C40F780C8                          ;                                       ;
; Fit Attempts to Skip                                                       ; 0                                     ; 0.0                                   ;
; Use smart compilation                                                      ; Off                                   ; Off                                   ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On                                    ; On                                    ;
; Enable compact report table                                                ; Off                                   ; Off                                   ;
; Auto Merge PLLs                                                            ; On                                    ; On                                    ;
; Router Timing Optimization Level                                           ; Normal                                ; Normal                                ;
; Perform Clocking Topology Analysis During Routing                          ; Off                                   ; Off                                   ;
; Placement Effort Multiplier                                                ; 1.0                                   ; 1.0                                   ;
; Router Effort Multiplier                                                   ; 1.0                                   ; 1.0                                   ;
; Optimize Hold Timing                                                       ; All Paths                             ; All Paths                             ;
; Optimize Multi-Corner Timing                                               ; On                                    ; On                                    ;
; PowerPlay Power Optimization                                               ; Normal compilation                    ; Normal compilation                    ;
; SSN Optimization                                                           ; Off                                   ; Off                                   ;
; Optimize Timing                                                            ; Normal compilation                    ; Normal compilation                    ;
; Optimize Timing for ECOs                                                   ; Off                                   ; Off                                   ;
; Regenerate full fit report during ECO compiles                             ; Off                                   ; Off                                   ;
; Optimize IOC Register Placement for Timing                                 ; Normal                                ; Normal                                ;
; Limit to One Fitting Attempt                                               ; Off                                   ; Off                                   ;
; Final Placement Optimizations                                              ; Automatically                         ; Automatically                         ;
; Fitter Aggressive Routability Optimizations                                ; Automatically                         ; Automatically                         ;
; Fitter Initial Placement Seed                                              ; 1                                     ; 1                                     ;
; PCI I/O                                                                    ; Off                                   ; Off                                   ;
; Weak Pull-Up Resistor                                                      ; Off                                   ; Off                                   ;
; Enable Bus-Hold Circuitry                                                  ; Off                                   ; Off                                   ;
; Auto Packed Registers                                                      ; Auto                                  ; Auto                                  ;
; Auto Delay Chains                                                          ; On                                    ; On                                    ;
; Auto Delay Chains for High Fanout Input Pins                               ; Off                                   ; Off                                   ;
; Allow Single-ended Buffer for Differential-XSTL Input                      ; Off                                   ; Off                                   ;
; Treat Bidirectional Pin as Output Pin                                      ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Fitting             ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Performance         ; Off                                   ; Off                                   ;
; Perform Register Duplication for Performance                               ; Off                                   ; Off                                   ;
; Perform Logic to Memory Mapping for Fitting                                ; Off                                   ; Off                                   ;
; Perform Register Retiming for Performance                                  ; Off                                   ; Off                                   ;
; Perform Asynchronous Signal Pipelining                                     ; Off                                   ; Off                                   ;
; Fitter Effort                                                              ; Auto Fit                              ; Auto Fit                              ;
; Physical Synthesis Effort Level                                            ; Normal                                ; Normal                                ;
; Logic Cell Insertion - Logic Duplication                                   ; Auto                                  ; Auto                                  ;
; Auto Register Duplication                                                  ; Auto                                  ; Auto                                  ;
; Auto Global Clock                                                          ; On                                    ; On                                    ;
; Auto Global Register Control Signals                                       ; On                                    ; On                                    ;
; Reserve all unused pins                                                    ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification                                                ; Off                                   ; Off                                   ;
; Enable Beneficial Skew Optimization                                        ; On                                    ; On                                    ;
; Optimize Design for Metastability                                          ; On                                    ; On                                    ;
; Force Fitter to Avoid Periphery Placement Warnings                         ; Off                                   ; Off                                   ;
; RAM Bit Reservation (Cyclone III)                                          ; Off                                   ; Off                                   ;
; Enable input tri-state on active configuration pins in user mode           ; Off                                   ; Off                                   ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 4      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+------------------------------------------------+
; I/O Assignment Warnings                        ;
+----------------+-------------------------------+
; Pin Name       ; Reason                        ;
+----------------+-------------------------------+
; DAC_CLK        ; Incomplete set of assignments ;
; DAC_CS         ; Incomplete set of assignments ;
; DAC_DOUT       ; Incomplete set of assignments ;
; JTAG_NEXUS_TDO ; Incomplete set of assignments ;
; SRAM0_A[0]     ; Incomplete set of assignments ;
; SRAM0_A[1]     ; Incomplete set of assignments ;
; SRAM0_A[2]     ; Incomplete set of assignments ;
; SRAM0_A[3]     ; Incomplete set of assignments ;
; SRAM0_A[4]     ; Incomplete set of assignments ;
; SRAM0_A[5]     ; Incomplete set of assignments ;
; SRAM0_A[6]     ; Incomplete set of assignments ;
; SRAM0_A[7]     ; Incomplete set of assignments ;
; SRAM0_A[8]     ; Incomplete set of assignments ;
; SRAM0_A[9]     ; Incomplete set of assignments ;
; SRAM0_A[10]    ; Incomplete set of assignments ;
; SRAM0_A[11]    ; Incomplete set of assignments ;
; SRAM0_A[12]    ; Incomplete set of assignments ;
; SRAM0_A[13]    ; Incomplete set of assignments ;
; SRAM0_A[14]    ; Incomplete set of assignments ;
; SRAM0_A[15]    ; Incomplete set of assignments ;
; SRAM0_A[16]    ; Incomplete set of assignments ;
; SRAM0_A[17]    ; Incomplete set of assignments ;
; SRAM0_E        ; Incomplete set of assignments ;
; SRAM0_LB       ; Incomplete set of assignments ;
; SRAM0_OE       ; Incomplete set of assignments ;
; SRAM0_UB       ; Incomplete set of assignments ;
; SRAM0_W        ; Incomplete set of assignments ;
; SRAM1_A[0]     ; Incomplete set of assignments ;
; SRAM1_A[1]     ; Incomplete set of assignments ;
; SRAM1_A[2]     ; Incomplete set of assignments ;
; SRAM1_A[3]     ; Incomplete set of assignments ;
; SRAM1_A[4]     ; Incomplete set of assignments ;
; SRAM1_A[5]     ; Incomplete set of assignments ;
; SRAM1_A[6]     ; Incomplete set of assignments ;
; SRAM1_A[7]     ; Incomplete set of assignments ;
; SRAM1_A[8]     ; Incomplete set of assignments ;
; SRAM1_A[9]     ; Incomplete set of assignments ;
; SRAM1_A[10]    ; Incomplete set of assignments ;
; SRAM1_A[11]    ; Incomplete set of assignments ;
; SRAM1_A[12]    ; Incomplete set of assignments ;
; SRAM1_A[13]    ; Incomplete set of assignments ;
; SRAM1_A[14]    ; Incomplete set of assignments ;
; SRAM1_A[15]    ; Incomplete set of assignments ;
; SRAM1_A[16]    ; Incomplete set of assignments ;
; SRAM1_A[17]    ; Incomplete set of assignments ;
; SRAM1_E        ; Incomplete set of assignments ;
; SRAM1_LB       ; Incomplete set of assignments ;
; SRAM1_OE       ; Incomplete set of assignments ;
; SRAM1_UB       ; Incomplete set of assignments ;
; SRAM1_W        ; Incomplete set of assignments ;
; SRAM0_D[0]     ; Incomplete set of assignments ;
; SRAM0_D[1]     ; Incomplete set of assignments ;
; SRAM0_D[2]     ; Incomplete set of assignments ;
; SRAM0_D[3]     ; Incomplete set of assignments ;
; SRAM0_D[4]     ; Incomplete set of assignments ;
; SRAM0_D[5]     ; Incomplete set of assignments ;
; SRAM0_D[6]     ; Incomplete set of assignments ;
; SRAM0_D[7]     ; Incomplete set of assignments ;
; SRAM0_D[8]     ; Incomplete set of assignments ;
; SRAM0_D[9]     ; Incomplete set of assignments ;
; SRAM0_D[10]    ; Incomplete set of assignments ;
; SRAM0_D[11]    ; Incomplete set of assignments ;
; SRAM0_D[12]    ; Incomplete set of assignments ;
; SRAM0_D[13]    ; Incomplete set of assignments ;
; SRAM0_D[14]    ; Incomplete set of assignments ;
; SRAM0_D[15]    ; Incomplete set of assignments ;
; SRAM1_D[0]     ; Incomplete set of assignments ;
; SRAM1_D[1]     ; Incomplete set of assignments ;
; SRAM1_D[2]     ; Incomplete set of assignments ;
; SRAM1_D[3]     ; Incomplete set of assignments ;
; SRAM1_D[4]     ; Incomplete set of assignments ;
; SRAM1_D[5]     ; Incomplete set of assignments ;
; SRAM1_D[6]     ; Incomplete set of assignments ;
; SRAM1_D[7]     ; Incomplete set of assignments ;
; SRAM1_D[8]     ; Incomplete set of assignments ;
; SRAM1_D[9]     ; Incomplete set of assignments ;
; SRAM1_D[10]    ; Incomplete set of assignments ;
; SRAM1_D[11]    ; Incomplete set of assignments ;
; SRAM1_D[12]    ; Incomplete set of assignments ;
; SRAM1_D[13]    ; Incomplete set of assignments ;
; SRAM1_D[14]    ; Incomplete set of assignments ;
; SRAM1_D[15]    ; Incomplete set of assignments ;
; CLK_REF        ; Incomplete set of assignments ;
; JTAG_NEXUS_TCK ; Incomplete set of assignments ;
; JTAG_NEXUS_TMS ; Incomplete set of assignments ;
; CLK_BRD        ; Incomplete set of assignments ;
; TEST_BUTTON    ; Incomplete set of assignments ;
; JTAG_NEXUS_TDI ; Incomplete set of assignments ;
+----------------+-------------------------------+


+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+------------------------+
; Type                ; Value                  ;
+---------------------+------------------------+
; Placement (by node) ;                        ;
;     -- Requested    ; 0 / 9295 ( 0.00 % )    ;
;     -- Achieved     ; 0 / 9295 ( 0.00 % )    ;
;                     ;                        ;
; Routing (by net)    ;                        ;
;     -- Requested    ; 0 / 0 ( 0.00 % )       ;
;     -- Achieved     ; 0 / 0 ( 0.00 % )       ;
+---------------------+------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings                                                                                                                                             ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name                 ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents                       ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top                            ; User-created   ; Source File       ; N/A                     ; Source File            ; N/A                          ;                                ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File       ; N/A                     ; Source File            ; N/A                          ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+


+------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation                                                             ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Partition Name                 ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Top                            ; 9287    ; 0                 ; N/A                     ; Source File       ;
; hard_block:auto_generated_inst ; 8       ; 0                 ; N/A                     ; Source File       ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in P:/Projects/PuProjects/NOS031/ProjectOutputs/NOS031_NB3000AL_3/NOS031.pin.


+----------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                              ;
+---------------------------------------------+------------------------------+
; Resource                                    ; Usage                        ;
+---------------------------------------------+------------------------------+
; Total logic elements                        ; 6,760 / 39,600 ( 17 % )      ;
;     -- Combinational with no register       ; 3300                         ;
;     -- Register only                        ; 1307                         ;
;     -- Combinational with a register        ; 2153                         ;
;                                             ;                              ;
; Logic element usage by number of LUT inputs ;                              ;
;     -- 4 input functions                    ; 2082                         ;
;     -- 3 input functions                    ; 2275                         ;
;     -- <=2 input functions                  ; 1096                         ;
;     -- Register only                        ; 1307                         ;
;                                             ;                              ;
; Logic elements by mode                      ;                              ;
;     -- normal mode                          ; 4368                         ;
;     -- arithmetic mode                      ; 1085                         ;
;                                             ;                              ;
; Total registers*                            ; 3,460 / 42,205 ( 8 % )       ;
;     -- Dedicated logic registers            ; 3,460 / 39,600 ( 9 % )       ;
;     -- I/O registers                        ; 0 / 2,605 ( 0 % )            ;
;                                             ;                              ;
; Total LABs:  partially or completely used   ; 508 / 2,475 ( 21 % )         ;
; Virtual pins                                ; 0                            ;
; I/O pins                                    ; 88 / 536 ( 16 % )            ;
;     -- Clock pins                           ; 3 / 8 ( 38 % )               ;
;     -- Dedicated input pins                 ; 0 / 9 ( 0 % )                ;
;                                             ;                              ;
; Global signals                              ; 8                            ;
; M9Ks                                        ; 42 / 126 ( 33 % )            ;
; Total block memory bits                     ; 329,728 / 1,161,216 ( 28 % ) ;
; Total block memory implementation bits      ; 387,072 / 1,161,216 ( 33 % ) ;
; Embedded Multiplier 9-bit elements          ; 4 / 252 ( 2 % )              ;
; PLLs                                        ; 0 / 4 ( 0 % )                ;
; Global clocks                               ; 8 / 20 ( 40 % )              ;
; JTAGs                                       ; 0 / 1 ( 0 % )                ;
; CRC blocks                                  ; 0 / 1 ( 0 % )                ;
; ASMI blocks                                 ; 0 / 1 ( 0 % )                ;
; Impedance control blocks                    ; 0 / 4 ( 0 % )                ;
; Average interconnect usage (total/H/V)      ; 11% / 11% / 12%              ;
; Peak interconnect usage (total/H/V)         ; 57% / 55% / 60%              ;
; Maximum fan-out                             ; 1746                         ;
; Highest non-global fan-out                  ; 784                          ;
; Total fan-out                               ; 33739                        ;
; Average fan-out                             ; 3.32                         ;
+---------------------------------------------+------------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics                                                                          ;
+---------------------------------------------+-----------------------+--------------------------------+
; Statistic                                   ; Top                   ; hard_block:auto_generated_inst ;
+---------------------------------------------+-----------------------+--------------------------------+
; Difficulty Clustering Region                ; Low                   ; Low                            ;
;                                             ;                       ;                                ;
; Total logic elements                        ; 6760 / 39600 ( 17 % ) ; 0 / 39600 ( 0 % )              ;
;     -- Combinational with no register       ; 3300                  ; 0                              ;
;     -- Register only                        ; 1307                  ; 0                              ;
;     -- Combinational with a register        ; 2153                  ; 0                              ;
;                                             ;                       ;                                ;
; Logic element usage by number of LUT inputs ;                       ;                                ;
;     -- 4 input functions                    ; 2082                  ; 0                              ;
;     -- 3 input functions                    ; 2275                  ; 0                              ;
;     -- <=2 input functions                  ; 1096                  ; 0                              ;
;     -- Register only                        ; 1307                  ; 0                              ;
;                                             ;                       ;                                ;
; Logic elements by mode                      ;                       ;                                ;
;     -- normal mode                          ; 4368                  ; 0                              ;
;     -- arithmetic mode                      ; 1085                  ; 0                              ;
;                                             ;                       ;                                ;
; Total registers                             ; 3460                  ; 0                              ;
;     -- Dedicated logic registers            ; 3460 / 39600 ( 9 % )  ; 0 / 39600 ( 0 % )              ;
;                                             ;                       ;                                ;
; Total LABs:  partially or completely used   ; 508 / 2475 ( 21 % )   ; 0 / 2475 ( 0 % )               ;
;                                             ;                       ;                                ;
; Virtual pins                                ; 0                     ; 0                              ;
; I/O pins                                    ; 88                    ; 0                              ;
; Embedded Multiplier 9-bit elements          ; 4 / 252 ( 2 % )       ; 0 / 252 ( 0 % )                ;
; Total memory bits                           ; 329728                ; 0                              ;
; Total RAM block bits                        ; 387072                ; 0                              ;
; M9K                                         ; 42 / 126 ( 33 % )     ; 0 / 126 ( 0 % )                ;
; Clock control block                         ; 8 / 24 ( 33 % )       ; 0 / 24 ( 0 % )                 ;
;                                             ;                       ;                                ;
; Connections                                 ;                       ;                                ;
;     -- Input Connections                    ; 32                    ; 0                              ;
;     -- Registered Input Connections         ; 0                     ; 0                              ;
;     -- Output Connections                   ; 32                    ; 0                              ;
;     -- Registered Output Connections        ; 0                     ; 0                              ;
;                                             ;                       ;                                ;
; Internal Connections                        ;                       ;                                ;
;     -- Total Connections                    ; 33848                 ; 4                              ;
;     -- Registered Connections               ; 11954                 ; 0                              ;
;                                             ;                       ;                                ;
; External Connections                        ;                       ;                                ;
;     -- Top                                  ; 64                    ; 0                              ;
;     -- hard_block:auto_generated_inst       ; 0                     ; 0                              ;
;                                             ;                       ;                                ;
; Partition Interface                         ;                       ;                                ;
;     -- Input Ports                          ; 6                     ; 0                              ;
;     -- Output Ports                         ; 50                    ; 0                              ;
;     -- Bidir Ports                          ; 32                    ; 0                              ;
;                                             ;                       ;                                ;
; Registered Ports                            ;                       ;                                ;
;     -- Registered Input Ports               ; 0                     ; 0                              ;
;     -- Registered Output Ports              ; 0                     ; 0                              ;
;                                             ;                       ;                                ;
; Port Connectivity                           ;                       ;                                ;
;     -- Input Ports driven by GND            ; 0                     ; 0                              ;
;     -- Output Ports driven by GND           ; 0                     ; 0                              ;
;     -- Input Ports driven by VCC            ; 0                     ; 0                              ;
;     -- Output Ports driven by VCC           ; 0                     ; 0                              ;
;     -- Input Ports with no Source           ; 0                     ; 0                              ;
;     -- Output Ports with no Source          ; 0                     ; 0                              ;
;     -- Input Ports with no Fanout           ; 0                     ; 0                              ;
;     -- Output Ports with no Fanout          ; 0                     ; 0                              ;
+---------------------------------------------+-----------------------+--------------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                                          ;
+----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; Name           ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ;
+----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; CLK_BRD        ; A14   ; 8        ; 34           ; 43           ; 14           ; 1746                  ; 0                  ; yes    ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; CLK_REF        ; AH14  ; 3        ; 36           ; 0            ; 14           ; 311                   ; 0                  ; yes    ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; JTAG_NEXUS_TCK ; Y27   ; 5        ; 67           ; 22           ; 14           ; 1308                  ; 0                  ; yes    ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; JTAG_NEXUS_TDI ; AD21  ; 4        ; 59           ; 0            ; 21           ; 13                    ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; JTAG_NEXUS_TMS ; AE22  ; 4        ; 65           ; 0            ; 21           ; 24                    ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; TEST_BUTTON    ; AG12  ; 3        ; 34           ; 0            ; 21           ; 110                   ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
+----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                                                                                                                                                                     ;
+----------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name           ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination                       ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+----------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; DAC_CLK        ; C14   ; 8        ; 32           ; 43           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; DAC_CS         ; F3    ; 1        ; 0            ; 38           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; DAC_DOUT       ; K3    ; 1        ; 0            ; 34           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; JTAG_NEXUS_TDO ; AC21  ; 4        ; 59           ; 0            ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[0]     ; G13   ; 8        ; 25           ; 43           ; 28           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[10]    ; R22   ; 5        ; 67           ; 14           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[11]    ; L20   ; 6        ; 67           ; 29           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[12]    ; H22   ; 6        ; 67           ; 35           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[13]    ; J25   ; 6        ; 67           ; 34           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[14]    ; J22   ; 6        ; 67           ; 40           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[15]    ; C16   ; 7        ; 41           ; 43           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[16]    ; H14   ; 7        ; 38           ; 43           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[17]    ; E12   ; 8        ; 20           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[1]     ; F15   ; 7        ; 41           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[2]     ; D17   ; 7        ; 45           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[3]     ; G19   ; 7        ; 63           ; 43           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[4]     ; A21   ; 7        ; 52           ; 43           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[5]     ; K25   ; 6        ; 67           ; 24           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[6]     ; L25   ; 6        ; 67           ; 25           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[7]     ; H7    ; 1        ; 0            ; 40           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[8]     ; M26   ; 6        ; 67           ; 29           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_A[9]     ; V1    ; 2        ; 0            ; 15           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_E        ; G20   ; 7        ; 63           ; 43           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_LB       ; D18   ; 7        ; 50           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_OE       ; E15   ; 7        ; 36           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_UB       ; G16   ; 7        ; 43           ; 43           ; 28           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM0_W        ; K22   ; 6        ; 67           ; 29           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[0]     ; E17   ; 7        ; 43           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[10]    ; M28   ; 6        ; 67           ; 28           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[11]    ; N25   ; 6        ; 67           ; 26           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[12]    ; M24   ; 6        ; 67           ; 24           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[13]    ; N21   ; 6        ; 67           ; 26           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[14]    ; L23   ; 6        ; 67           ; 30           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[15]    ; E18   ; 7        ; 52           ; 43           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[16]    ; H16   ; 7        ; 43           ; 43           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[17]    ; D16   ; 7        ; 38           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[1]     ; F18   ; 7        ; 54           ; 43           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[2]     ; B21   ; 7        ; 52           ; 43           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[3]     ; E19   ; 7        ; 56           ; 43           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[4]     ; F19   ; 7        ; 56           ; 43           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[5]     ; J23   ; 6        ; 67           ; 31           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[6]     ; M25   ; 6        ; 67           ; 31           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[7]     ; R21   ; 5        ; 67           ; 20           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[8]     ; L27   ; 6        ; 67           ; 32           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_A[9]     ; U20   ; 5        ; 67           ; 12           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_E        ; J10   ; 8        ; 14           ; 43           ; 28           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_LB       ; B23   ; 7        ; 59           ; 43           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_OE       ; C20   ; 7        ; 50           ; 43           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_UB       ; C21   ; 7        ; 54           ; 43           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
; SRAM1_W        ; M21   ; 6        ; 67           ; 35           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; -                    ; -                   ;
+----------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 ;
+-------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------+------+-----------------------------------------------------------------+---------------------+
; Name        ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Output Termination                ; Termination Control Block ; Location assigned by ; Load ; Output Enable Source                                            ; Output Enable Group ;
+-------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------+------+-----------------------------------------------------------------+---------------------+
; SRAM0_D[0]  ; D20   ; 7        ; 50           ; 43           ; 28           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[10] ; D26   ; 6        ; 67           ; 41           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[11] ; D28   ; 6        ; 67           ; 39           ; 21           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[12] ; G10   ; 8        ; 16           ; 43           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[13] ; B19   ; 7        ; 45           ; 43           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[14] ; D21   ; 7        ; 54           ; 43           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[15] ; D19   ; 7        ; 54           ; 43           ; 28           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[1]  ; E22   ; 7        ; 65           ; 43           ; 21           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[2]  ; C23   ; 7        ; 59           ; 43           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[3]  ; F17   ; 7        ; 48           ; 43           ; 28           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[4]  ; C26   ; 6        ; 67           ; 41           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[5]  ; G22   ; 6        ; 67           ; 38           ; 21           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[6]  ; G24   ; 6        ; 67           ; 26           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[7]  ; H23   ; 6        ; 67           ; 34           ; 21           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[8]  ; G25   ; 6        ; 67           ; 36           ; 21           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM0_D[9]  ; E28   ; 6        ; 67           ; 37           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[0]  ; J17   ; 7        ; 43           ; 43           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[10] ; D27   ; 6        ; 67           ; 39           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[11] ; E25   ; 6        ; 67           ; 32           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[12] ; A19   ; 7        ; 45           ; 43           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[13] ; B25   ; 7        ; 63           ; 43           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[14] ; A26   ; 7        ; 63           ; 43           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[15] ; E21   ; 7        ; 56           ; 43           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[1]  ; G21   ; 7        ; 65           ; 43           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[2]  ; C25   ; 7        ; 61           ; 43           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[3]  ; H19   ; 7        ; 61           ; 43           ; 28           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[4]  ; J19   ; 7        ; 65           ; 43           ; 28           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[5]  ; E26   ; 6        ; 67           ; 40           ; 7            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[6]  ; E27   ; 6        ; 67           ; 38           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[7]  ; E1    ; 1        ; 0            ; 36           ; 21           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[8]  ; F27   ; 6        ; 67           ; 37           ; 14           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
; SRAM1_D[9]  ; F26   ; 6        ; 67           ; 38           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; no         ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; User                 ; 0 pF ; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle (inverted) ; -                   ;
+-------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------+------+-----------------------------------------------------------------+---------------------+


+---------------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins                                                                                                 ;
+----------+------------------------------------------+---------------------+-------------------------+---------------------------+
; Location ; Pin Name                                 ; Reserved As         ; User Signal Name        ; Pin Type                  ;
+----------+------------------------------------------+---------------------+-------------------------+---------------------------+
; F4       ; DIFFIO_L8n, DATA1, ASDO                  ; As input tri-stated ; ~ALTERA_ASDO_DATA1~     ; Dual Purpose Pin          ;
; E2       ; DIFFIO_L10p, FLASH_nCE, nCSO             ; As input tri-stated ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin          ;
; M6       ; nSTATUS                                  ; -                   ; -                       ; Dedicated Programming Pin ;
; P3       ; DCLK                                     ; As input tri-stated ; ~ALTERA_DCLK~           ; Dual Purpose Pin          ;
; N7       ; DATA0                                    ; As input tri-stated ; ~ALTERA_DATA0~          ; Dual Purpose Pin          ;
; P4       ; nCONFIG                                  ; -                   ; -                       ; Dedicated Programming Pin ;
; R8       ; nCE                                      ; -                   ; -                       ; Dedicated Programming Pin ;
; P24      ; CONF_DONE                                ; -                   ; -                       ; Dedicated Programming Pin ;
; N22      ; MSEL0                                    ; -                   ; -                       ; Dedicated Programming Pin ;
; P23      ; MSEL1                                    ; -                   ; -                       ; Dedicated Programming Pin ;
; M22      ; MSEL2                                    ; -                   ; -                       ; Dedicated Programming Pin ;
; P22      ; MSEL3                                    ; -                   ; -                       ; Dedicated Programming Pin ;
; F27      ; DIFFIO_R8p                               ; Use as regular IO   ; SRAM1_D[8]              ; Dual Purpose Pin          ;
; E28      ; DIFFIO_R7n, PADD23                       ; Use as regular IO   ; SRAM0_D[9]              ; Dual Purpose Pin          ;
; D28      ; DIFFIO_R5n, PADD22                       ; Use as regular IO   ; SRAM0_D[11]             ; Dual Purpose Pin          ;
; D27      ; DIFFIO_R5p, PADD21                       ; Use as regular IO   ; SRAM1_D[10]             ; Dual Purpose Pin          ;
; D18      ; DIFFIO_T41p, PADD2                       ; Use as regular IO   ; SRAM0_LB                ; Dual Purpose Pin          ;
; D17      ; DIFFIO_T37p, PADD4, DQS2T/CQ3T,DPCLK8    ; Use as regular IO   ; SRAM0_A[2]              ; Dual Purpose Pin          ;
; A19      ; DIFFIO_T36n, PADD5                       ; Use as regular IO   ; SRAM1_D[12]             ; Dual Purpose Pin          ;
; B19      ; DIFFIO_T36p, PADD6                       ; Use as regular IO   ; SRAM0_D[13]             ; Dual Purpose Pin          ;
; C16      ; DIFFIO_T31n, PADD9                       ; Use as regular IO   ; SRAM0_A[15]             ; Dual Purpose Pin          ;
; D16      ; DIFFIO_T31p, PADD10                      ; Use as regular IO   ; SRAM1_A[17]             ; Dual Purpose Pin          ;
; G13      ; DIFFIO_T18n, PADD19                      ; Use as regular IO   ; SRAM0_A[0]              ; Dual Purpose Pin          ;
; E12      ; DIFFIO_T16n, DATA14, DQS3T/CQ3T#,DPCLK11 ; Use as regular IO   ; SRAM0_A[17]             ; Dual Purpose Pin          ;
+----------+------------------------------------------+---------------------+-------------------------+---------------------------+


+------------------------------------------------------------+
; I/O Bank Usage                                             ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage            ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1        ; 8 / 61 ( 13 % )  ; 2.5V          ; --           ;
; 2        ; 1 / 73 ( 1 % )   ; 2.5V          ; --           ;
; 3        ; 2 / 65 ( 3 % )   ; 2.5V          ; --           ;
; 4        ; 3 / 67 ( 4 % )   ; 2.5V          ; --           ;
; 5        ; 4 / 71 ( 6 % )   ; 2.5V          ; --           ;
; 6        ; 31 / 65 ( 48 % ) ; 2.5V          ; --           ;
; 7        ; 37 / 67 ( 55 % ) ; 2.5V          ; --           ;
; 8        ; 6 / 67 ( 9 % )   ; 2.5V          ; --           ;
+----------+------------------+---------------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                       ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                           ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A2       ;            ; 8        ; VCCIO8                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A3       ; 540        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A4       ; 538        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A5       ;            ; 8        ; VCCIO8                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A6       ; 524        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A7       ; 515        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A8       ; 531        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A9       ;            ; 8        ; VCCIO8                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A10      ; 499        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A11      ; 497        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A12      ; 489        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A13      ;            ; 8        ; VCCIO8                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A14      ; 481        ; 8        ; CLK_BRD                                  ; input  ; 2.5 V        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A15      ; 479        ; 7        ; GND+                                     ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; A16      ;            ; 7        ; VCCIO7                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A17      ; 473        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A18      ; 460        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A19      ; 458        ; 7        ; SRAM1_D[12]                              ; bidir  ; 2.5 V        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A20      ;            ; 7        ; VCCIO7                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A21      ; 443        ; 7        ; SRAM0_A[4]                               ; output ; 2.5 V        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A22      ; 442        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A23      ; 427        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A24      ;            ; 7        ; VCCIO7                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A25      ; 423        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A26      ; 419        ; 7        ; SRAM1_D[14]                              ; bidir  ; 2.5 V        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A27      ;            ; 7        ; VCCIO7                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; AA1      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
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; AG15     ; 206        ; 4        ; GND+                                     ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; AG16     ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AG17     ; 215        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG21     ; 230        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG25     ; 259        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AH14     ; 205        ; 3        ; CLK_REF                                  ; input  ; 2.5 V        ;         ; Column I/O ; Y               ; no       ; Off          ;
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; AH16     ;            ; 4        ; VCCIO4                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; AH17     ; 216        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AH19     ; 225        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; P28      ; 360        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; R24      ; 337        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; R25      ; 334        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; R26      ; 333        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; T4       ; 78         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; W1       ; 92         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W2       ; 91         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W3       ; 93         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W4       ; 94         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W5       ;            ; 2        ; VCCIO2                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; W6       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W7       ;            ; 2        ; VCCIO2                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; W8       ; 110        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W9       ; 118        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W10      ; 157        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; W11      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W12      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; W13      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W14      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; W15      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W16      ; 217        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; W17      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W18      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; W19      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W20      ; 327        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W21      ; 297        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W22      ; 295        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W23      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W24      ;            ; 5        ; VCCIO5                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; W25      ; 318        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W26      ; 310        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W27      ; 311        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; W28      ; 312        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y1       ; 69         ; 2        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; Y2       ; 68         ; 2        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; Y3       ; 107        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y4       ; 106        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y5       ; 97         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y6       ; 98         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y7       ; 105        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y8       ;            ; --       ; VCCA1                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; Y9       ;            ;          ; VCCD_PLL1                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; Y10      ; 147        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; Y11      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y12      ; 153        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y13      ; 171        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y14      ; 175        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y15      ; 177        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y16      ;            ; 4        ; VCCIO4                                   ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; Y17      ; 229        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; Y18      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y19      ; 243        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y20      ;            ;          ; VCCD_PLL4                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; Y21      ;            ; --       ; VCCA4                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; Y22      ; 283        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y23      ; 291        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y24      ; 294        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y25      ; 325        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y26      ; 308        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP          ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y27      ; 343        ; 5        ; JTAG_NEXUS_TCK                           ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y28      ; 342        ; 5        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                         ;
+-------------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------+
; Compilation Hierarchy Node                                                                                  ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name                                                                                                                                                                                                                                                                                             ; Library Name  ;
+-------------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------+
; |NOS031                                                                                                     ; 6760 (3)    ; 3460 (0)                  ; 0 (0)         ; 329728      ; 42   ; 4            ; 0       ; 2         ; 88   ; 0            ; 3300 (3)     ; 1307 (0)          ; 2153 (44)        ; |NOS031                                                                                                                                                                                                                                                                                                         ; Altera_altsyn ;
;    |CLKGEN:U3|                                                                                              ; 277 (0)     ; 224 (0)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 52 (0)       ; 136 (0)           ; 89 (0)           ; |NOS031|CLKGEN:U3                                                                                                                                                                                                                                                                                               ; work          ;
;       |clkgen_top:U_FREQ|                                                                                   ; 277 (7)     ; 224 (0)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 52 (7)       ; 136 (0)           ; 89 (0)           ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ                                                                                                                                                                                                                                                                             ; work          ;
;          |CLKGEN_DATAREG_INOUT_WR_16:user2_register|                                                        ; 34 (34)     ; 32 (32)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 21 (21)           ; 11 (11)          ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register                                                                                                                                                                                                                                   ; work          ;
;          |CLKGEN_DATAREG_INOUT_WR_32:user1_register|                                                        ; 66 (66)     ; 64 (64)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 64 (64)           ; 0 (0)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register                                                                                                                                                                                                                                   ; work          ;
;          |CLKGEN_DATAREG_INOUT_WR_8:control_register|                                                       ; 18 (18)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 16 (16)           ; 0 (0)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_8:control_register                                                                                                                                                                                                                                  ; work          ;
;          |CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|                                                    ; 10 (1)      ; 6 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 3 (0)        ; 2 (0)             ; 5 (1)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9                                                                                                                                                                                                                               ; work          ;
;             |CLKGEN_divisor_5_0_divisor_5_0_component_c0_3:U1|                                              ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|CLKGEN_divisor_5_0_divisor_5_0_component_c0_3:U1                                                                                                                                                                              ; work          ;
;             |CLKGEN_divisor_5_0_divisor_5_0_component_c0_4:U2|                                              ; 4 (4)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|CLKGEN_divisor_5_0_divisor_5_0_component_c0_4:U2                                                                                                                                                                              ; work          ;
;          |CLKGEN_DIVISOR_2_0:divisor_2_0_component_c11|                                                     ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_2_0:divisor_2_0_component_c11                                                                                                                                                                                                                                ; work          ;
;          |CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|                                                      ; 8 (1)       ; 4 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 3 (1)        ; 2 (0)             ; 3 (0)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8                                                                                                                                                                                                                                 ; work          ;
;             |CLKGEN_divisor_3_0_divisor_3_0_component_c1_3:U1|                                              ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|CLKGEN_divisor_3_0_divisor_3_0_component_c1_3:U1                                                                                                                                                                                ; work          ;
;             |CLKGEN_divisor_3_0_divisor_3_0_component_c1_4:U2|                                              ; 3 (3)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 1 (1)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|CLKGEN_divisor_3_0_divisor_3_0_component_c1_4:U2                                                                                                                                                                                ; work          ;
;          |CLKGEN_TAPCONTROLLER:tap1|                                                                        ; 64 (32)     ; 48 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 15 (15)      ; 24 (0)            ; 25 (17)          ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1                                                                                                                                                                                                                                                   ; work          ;
;             |CLKGEN_DRNOOUT:id_reg_unit|                                                                    ; 32 (32)     ; 32 (32)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 24 (24)           ; 8 (8)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|CLKGEN_DRNOOUT:id_reg_unit                                                                                                                                                                                                                        ; work          ;
;          |CLKGEN_divider:divisor_main_component_c10|                                                        ; 45 (45)     ; 33 (33)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 11 (11)      ; 0 (0)             ; 34 (34)          ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10                                                                                                                                                                                                                                   ; work          ;
;          |CLKGEN_divisor_1_5:divisor_1_5_component_c7|                                                      ; 3 (3)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 3 (3)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_1_5:divisor_1_5_component_c7                                                                                                                                                                                                                                 ; work          ;
;          |CLKGEN_divisor_2_5:divisor_2_5_component_c6|                                                      ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6                                                                                                                                                                                                                                 ; work          ;
;          |CLKGEN_divisor_3_0_divisor_3_0_component_c1:divisor_3_0_component_c1|                             ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1:divisor_3_0_component_c1                                                                                                                                                                                                        ; work          ;
;          |CLKGEN_divisor_3_0_divisor_3_0_component_c1_1:divisor_3_0_component_c3|                           ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_1:divisor_3_0_component_c3                                                                                                                                                                                                      ; work          ;
;          |CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|                           ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5                                                                                                                                                                                                      ; work          ;
;          |CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|                             ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0                                                                                                                                                                                                        ; work          ;
;          |CLKGEN_divisor_5_0_divisor_5_0_component_c0_1:divisor_5_0_component_c2|                           ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_1:divisor_5_0_component_c2                                                                                                                                                                                                      ; work          ;
;          |CLKGEN_divisor_5_0_divisor_5_0_component_c0_2:divisor_5_0_component_c4|                           ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_2:divisor_5_0_component_c4                                                                                                                                                                                                      ; work          ;
;    |CLKGEN:U4|                                                                                              ; 278 (0)     ; 224 (0)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 54 (0)       ; 137 (0)           ; 87 (0)           ; |NOS031|CLKGEN:U4                                                                                                                                                                                                                                                                                               ; work          ;
;       |clkgen_top:U_FREQ|                                                                                   ; 278 (4)     ; 224 (0)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 54 (4)       ; 137 (0)           ; 87 (3)           ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ                                                                                                                                                                                                                                                                             ; work          ;
;          |CLKGEN_DATAREG_INOUT_WR_16:user2_register|                                                        ; 34 (34)     ; 32 (32)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 23 (23)           ; 10 (10)          ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register                                                                                                                                                                                                                                   ; work          ;
;          |CLKGEN_DATAREG_INOUT_WR_32:user1_register|                                                        ; 66 (66)     ; 64 (64)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 64 (64)           ; 0 (0)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register                                                                                                                                                                                                                                   ; work          ;
;          |CLKGEN_DATAREG_INOUT_WR_8:control_register|                                                       ; 18 (18)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 13 (13)           ; 3 (3)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_8:control_register                                                                                                                                                                                                                                  ; work          ;
;          |CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|                                                    ; 10 (1)      ; 6 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 4 (1)        ; 2 (0)             ; 4 (0)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9                                                                                                                                                                                                                               ; work          ;
;             |CLKGEN_divisor_5_0_divisor_5_0_component_c0_3:U1|                                              ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|CLKGEN_divisor_5_0_divisor_5_0_component_c0_3:U1                                                                                                                                                                              ; work          ;
;             |CLKGEN_divisor_5_0_divisor_5_0_component_c0_4:U2|                                              ; 4 (4)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|CLKGEN_divisor_5_0_divisor_5_0_component_c0_4:U2                                                                                                                                                                              ; work          ;
;          |CLKGEN_DIVISOR_2_0:divisor_2_0_component_c11|                                                     ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_2_0:divisor_2_0_component_c11                                                                                                                                                                                                                                ; work          ;
;          |CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|                                                      ; 8 (1)       ; 4 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 3 (0)        ; 2 (0)             ; 3 (1)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8                                                                                                                                                                                                                                 ; work          ;
;             |CLKGEN_divisor_3_0_divisor_3_0_component_c1_3:U1|                                              ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 1 (1)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|CLKGEN_divisor_3_0_divisor_3_0_component_c1_3:U1                                                                                                                                                                                ; work          ;
;             |CLKGEN_divisor_3_0_divisor_3_0_component_c1_4:U2|                                              ; 3 (3)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 1 (1)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|CLKGEN_divisor_3_0_divisor_3_0_component_c1_4:U2                                                                                                                                                                                ; work          ;
;          |CLKGEN_TAPCONTROLLER:tap1|                                                                        ; 65 (33)     ; 48 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 17 (17)      ; 25 (1)            ; 23 (15)          ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1                                                                                                                                                                                                                                                   ; work          ;
;             |CLKGEN_DRNOOUT:id_reg_unit|                                                                    ; 32 (32)     ; 32 (32)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 24 (24)           ; 8 (8)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|CLKGEN_DRNOOUT:id_reg_unit                                                                                                                                                                                                                        ; work          ;
;          |CLKGEN_divider:divisor_main_component_c10|                                                        ; 45 (45)     ; 33 (33)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 12 (12)      ; 0 (0)             ; 33 (33)          ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10                                                                                                                                                                                                                                   ; work          ;
;          |CLKGEN_divisor_1_5:divisor_1_5_component_c7|                                                      ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_1_5:divisor_1_5_component_c7                                                                                                                                                                                                                                 ; work          ;
;          |CLKGEN_divisor_2_5:divisor_2_5_component_c6|                                                      ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6                                                                                                                                                                                                                                 ; work          ;
;          |CLKGEN_divisor_3_0_divisor_3_0_component_c1:divisor_3_0_component_c1|                             ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1:divisor_3_0_component_c1                                                                                                                                                                                                        ; work          ;
;          |CLKGEN_divisor_3_0_divisor_3_0_component_c1_1:divisor_3_0_component_c3|                           ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_1:divisor_3_0_component_c3                                                                                                                                                                                                      ; work          ;
;          |CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|                           ; 4 (4)       ; 2 (2)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5                                                                                                                                                                                                      ; work          ;
;          |CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|                             ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0                                                                                                                                                                                                        ; work          ;
;          |CLKGEN_divisor_5_0_divisor_5_0_component_c0_1:divisor_5_0_component_c2|                           ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 2 (2)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_1:divisor_5_0_component_c2                                                                                                                                                                                                      ; work          ;
;          |CLKGEN_divisor_5_0_divisor_5_0_component_c0_2:divisor_5_0_component_c4|                           ; 5 (5)       ; 3 (3)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 3 (3)            ; |NOS031|CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_2:divisor_5_0_component_c4                                                                                                                                                                                                      ; work          ;
;    |Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|                                                             ; 259 (1)     ; 235 (0)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 24 (1)       ; 27 (0)            ; 208 (2)          ; |NOS031|Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL                                                                                                                                                                                                                                                              ; Altera_altsyn ;
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;          |TERMINALCORE_DATAREG_INOUT_WR_8_2:RegisterWriteFromInstrument|                                    ; 18 (18)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 14 (14)           ; 3 (3)            ; |NOS031|TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_DATAREG_INOUT_WR_8_2:RegisterWriteFromInstrument                                                                                                                                                                                   ; work          ;
;          |TERMINALCORE_DATAREG_INOUT_WR_8_3:RegisterStatus|                                                 ; 9 (9)       ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 8 (8)             ; 1 (1)            ; |NOS031|TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_DATAREG_INOUT_WR_8_3:RegisterStatus                                                                                                                                                                                                ; work          ;
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;             |TERMINALCORE_DRNOOUT:id_reg_unit|                                                              ; 32 (32)     ; 32 (32)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 31 (31)           ; 1 (1)            ; |NOS031|TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|TERMINALCORE_DRNOOUT:id_reg_unit                                                                                                                                                                                ; work          ;
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;       |lpm_compare:LPM_COMPARE_32_32_4|                                                                     ; 1 (0)       ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (0)        ; 0 (0)             ; 0 (0)            ; |NOS031|spia:U_spia|lpm_compare:LPM_COMPARE_32_32_4                                                                                                                                                                                                                                                             ; work          ;
;          |cmpr_hpd:auto_generated|                                                                          ; 1 (1)       ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 0 (0)            ; |NOS031|spia:U_spia|lpm_compare:LPM_COMPARE_32_32_4|cmpr_hpd:auto_generated                                                                                                                                                                                                                                     ; work          ;
;       |s_or7:n96n|                                                                                          ; 16 (16)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 16 (16)      ; 0 (0)             ; 0 (0)            ; |NOS031|spia:U_spia|s_or7:n96n                                                                                                                                                                                                                                                                                  ; work          ;
;       |s_or9:n2020|                                                                                         ; 6 (6)       ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 6 (6)        ; 0 (0)             ; 0 (0)            ; |NOS031|spia:U_spia|s_or9:n2020                                                                                                                                                                                                                                                                                 ; work          ;
+-------------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+------------------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                            ;
+----------------+----------+---------------+---------------+-----------------------+-----+------+
; Name           ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+----------------+----------+---------------+---------------+-----------------------+-----+------+
; DAC_CLK        ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_CS         ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DOUT       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; JTAG_NEXUS_TDO ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[0]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[1]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[2]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[3]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[4]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[5]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[6]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[7]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[8]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[9]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[10]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[11]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[12]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[13]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[14]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[15]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[16]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_A[17]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_E        ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_LB       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_OE       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_UB       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_W        ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[0]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[1]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[2]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[3]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[4]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[5]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[6]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[7]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[8]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[9]     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[10]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[11]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[12]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[13]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[14]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[15]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[16]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_A[17]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_E        ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_LB       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_OE       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_UB       ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM1_W        ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; SRAM0_D[0]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[1]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[2]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[3]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM0_D[4]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[5]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM0_D[6]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[7]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM0_D[8]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[9]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[10]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[11]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[12]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[13]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM0_D[14]    ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM0_D[15]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[0]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM1_D[1]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[2]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM1_D[3]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[4]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[5]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM1_D[6]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[7]     ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM1_D[8]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[9]     ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[10]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[11]    ; Bidir    ; --            ; (6) 1314 ps   ; --                    ; --  ; --   ;
; SRAM1_D[12]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[13]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[14]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; SRAM1_D[15]    ; Bidir    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; CLK_REF        ; Input    ; (0) 0 ps      ; --            ; --                    ; --  ; --   ;
; JTAG_NEXUS_TCK ; Input    ; (0) 0 ps      ; --            ; --                    ; --  ; --   ;
; JTAG_NEXUS_TMS ; Input    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; CLK_BRD        ; Input    ; (0) 0 ps      ; --            ; --                    ; --  ; --   ;
; TEST_BUTTON    ; Input    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
; JTAG_NEXUS_TDI ; Input    ; (6) 1314 ps   ; --            ; --                    ; --  ; --   ;
+----------------+----------+---------------+---------------+-----------------------+-----+------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                                                                                                                                           ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                                                                                                                                        ; Pad To Core Index ; Setting ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; SRAM0_D[0]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_0                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[1]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_1                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[2]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_2                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[3]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_3                                                                                                                ; 1                 ; 6       ;
; SRAM0_D[4]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_4                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[5]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_5                                                                                                                ; 1                 ; 6       ;
; SRAM0_D[6]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_6                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[7]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_7                                                                                                                ; 1                 ; 6       ;
; SRAM0_D[8]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_8                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[9]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_9                                                                                                                ; 0                 ; 6       ;
; SRAM0_D[10]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_10                                                                                                               ; 0                 ; 6       ;
; SRAM0_D[11]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_11                                                                                                               ; 0                 ; 6       ;
; SRAM0_D[12]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_12                                                                                                               ; 0                 ; 6       ;
; SRAM0_D[13]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_13                                                                                                               ; 0                 ; 6       ;
; SRAM0_D[14]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_14                                                                                                               ; 1                 ; 6       ;
; SRAM0_D[15]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_15                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[0]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_16                                                                                                               ; 1                 ; 6       ;
; SRAM1_D[1]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_17                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[2]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_18                                                                                                               ; 1                 ; 6       ;
; SRAM1_D[3]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_19                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[4]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_20                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[5]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_21                                                                                                               ; 1                 ; 6       ;
; SRAM1_D[6]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_22                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[7]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_23                                                                                                               ; 1                 ; 6       ;
; SRAM1_D[8]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_24                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[9]                                                                                                                                                                                 ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_25                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[10]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_26                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[11]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_27                                                                                                               ; 1                 ; 6       ;
; SRAM1_D[12]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_28                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[13]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_29                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[14]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_30                                                                                                               ; 0                 ; 6       ;
; SRAM1_D[15]                                                                                                                                                                                ;                   ;         ;
;      - Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|INST_m0_DAT_O_31                                                                                                               ; 0                 ; 6       ;
; CLK_REF                                                                                                                                                                                    ;                   ;         ;
; JTAG_NEXUS_TCK                                                                                                                                                                             ;                   ;         ;
; JTAG_NEXUS_TMS                                                                                                                                                                             ;                   ;         ;
;      - CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_0_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_1_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_2_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_3_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_0_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_1_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_2_                                                                                                             ; 0                 ; 6       ;
;      - CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_nxt_x_3_                                                                                                             ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_nxt_x_0_                                                                           ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_nxt_x_1_                                                                           ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_nxt_x_2_                                                                           ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_nxt_x_3_                                                                           ; 0                 ; 6       ;
;      - TSK3000A_OCDS:U_NOS031_OB_TSK3000A_1_SubPart_OCDS|JtagDebugUnit:U_JtagDebugUnit|DebugPort:TSK3000_DebugPort|TapController:tsk3000_TapController|tapstate_r_i_0_3__Z                 ; 0                 ; 6       ;
;      - TSK3000A_OCDS:U_NOS031_OB_TSK3000A_1_SubPart_OCDS|JtagDebugUnit:U_JtagDebugUnit|DebugPort:TSK3000_DebugPort|TapController:tsk3000_TapController|tapstate_r_i_0_2__Z                 ; 0                 ; 6       ;
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;      - TSK3000A_OCDS:U_NOS031_OB_TSK3000A_1_SubPart_OCDS|JtagDebugUnit:U_JtagDebugUnit|DebugPort:TSK3000_DebugPort|TapController:tsk3000_TapController|tapstate_r_i_0_0__Z                 ; 0                 ; 6       ;
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;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_2__Z                                                                     ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_1__Z                                                                     ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_0__Z                                                                     ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|tapstate_r_3_in~0 ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|tapstate_r_1_in~1 ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|tapstate_r_0_in~1 ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|tapstate_r_2_in~0 ; 0                 ; 6       ;
; CLK_BRD                                                                                                                                                                                    ;                   ;         ;
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;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_RNO_2_                                                                                                                   ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_RNO_3_                                                                                                                   ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_RNO_4_                                                                                                                   ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_RNO_5_                                                                                                                   ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|bitcount_2_sqmuxa_i_o5_cZ                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_RNO_0_2_                                                                                                                ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|transceive_bitcount_RNO_0_                                                                                                    ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ACK_O_x_RNIJH3F1                                                                                                              ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ACK_O_x_RNIEJH01                                                                                                              ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|wordlen_RNO_4_                                                                                                                ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ACK_O_x_RNI70D01                                                                                                              ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_RNIO70O1_2_                                                                                                             ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_RNO_1_                                                                                                                  ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_RNO_4_                                                                                                                  ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|genclk_un4_stat_i_a4_x                                                                                                        ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_i_RNO_0_5_                                                                                                              ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_RNII7SE_0_                                                                                                              ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|stat_RNO_0_                                                                                                                   ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clk_RNI9JN8_0                                                                                                                 ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_RNO_0_                                                                                                                   ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|stat_0_                                                                                                                       ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_0_                                                                                                                       ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|transceive_bitcount_3_                                                                                                        ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|transceive_bitcount_4_                                                                                                        ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|transceive_bitcount_5_                                                                                                        ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_0_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_1_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_2_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_3_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_4_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_5_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_6_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_7_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_8_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_9_                                                                                                                     ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_0_                                                                                                                      ; 0                 ; 6       ;
;      - WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state_3_                                                                                                                      ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un3_dat_o_RNIH4MF                                                                                                           ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|WB_STATUS_RNO_0_                                                                                                            ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un1_istimeout_27_RNIHAQG                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un1_rst_i_1_cZ                                                                                                              ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|WB_STATUS_RNO_1_                                                                                                            ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|IsOffline_RNO                                                                                                               ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|WB_STATUS_RNO_3_                                                                                                            ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un2_wishbone_write_RNISRV6                                                                                                  ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un5_rst_i_x                                                                                                                 ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_7__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_6__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_4__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_3__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_2__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_1__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_0__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|RxSetFF0_RNO                                                                                                                ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TxAcknowledgeFF0_RNO                                                                                                        ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|RxSetFF1_RNO                                                                                                                ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TxAcknowledgeFF1_RNO                                                                                                        ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|INTENABLE_2_0_5__g2_x_cZ                                                                                                    ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|GoOfflineFF0_Z                                                                                                              ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|GoOfflineFF1_Z                                                                                                              ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|GoOnlineFF0_Z                                                                                                               ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|GoOnlineFF1_Z                                                                                                               ; 0                 ; 6       ;
;      - TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|IsInstrumentOnline_Z                                                                                                        ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|un1_resetcounter_RNITCK2_0                                                                    ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_0_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_1_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_2_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_3_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_4_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_5_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_6_                                                                               ; 0                 ; 6       ;
;      - TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|ResetCounter_7_                                                                               ; 0                 ; 6       ;
;      - Configurable_SRAM:U_NOS031_OB_SRAM|NOS031__AltSyn_AltiumAlteraDffAsync:State_state_write_ack|lpm_ff:ff1|dffs[0]                                                                     ; 0                 ; 6       ;
;      - Configurable_SRAM:U_NOS031_OB_SRAM|NOS031__AltSyn_AltiumAlteraDffAsync:State_state_write_pulse|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:load0|lpm_ff:ff1|dffs[0]                                                                         ; 0                 ; 6       ;
;      - Configurable_SRAM:U_NOS031_OB_SRAM|NOS031__AltSyn_AltiumAlteraDffAsync:State_state_read_ack|lpm_ff:ff1|dffs[0]                                                                      ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_0|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_8|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_4|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_12|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_2|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_10|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_6|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_14|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_1|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_9|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_5|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_13|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_3|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_11|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_7|lpm_ff:ff1|dffs[0]                                                                    ; 0                 ; 6       ;
;      - Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:dataout0_15|lpm_ff:ff1|dffs[0]                                                                   ; 0                 ; 6       ;
;      - Configurable_SRAM:U_NOS031_OB_SRAM|State_state_addresssetup_in~0                                                                                                                    ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_0|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_1|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_2|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_3|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_4|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_5|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_6|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:XIN_Reg_7|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_0|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_1|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_2|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_3|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_4|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_5|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_6|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
;      - Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|NOS031__AltSyn_AltiumAlteraDffAsyncEn:YIN_Reg_7|lpm_ff:ff1|dffs[0]                                                                       ; 0                 ; 6       ;
; JTAG_NEXUS_TDI                                                                                                                                                                             ;                   ;         ;
;      - LAX_CFG32:U2_U1|N_2568_a2_x_cZ                                                                                                                                                      ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|G_27_x_cZ                                                                            ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|ir_shift_process_sh_ireg_3_x_3_                                                       ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_BUFFREG:U_BUFFREG|sh_reg_31__Z                                                                            ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ1_1:U_SELREG|sh_reg_7__Z                                             ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ0:U_MAGNITREG|sh_reg_15__Z                                           ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ1:U_ECNTREG|sh_reg_7__Z                                              ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ2:U_CURSORREG|sh_reg_20__Z                                           ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_2:U_TRMASKREG|sh_reg_31__Z                                         ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_1:U_TRWORD2REG|sh_reg_31__Z                                        ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3:U_TRWORDREG|sh_reg_31__Z                                           ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_CTRLREG:U_CTRLREG|sh_reg_2__Z                                              ; 0                 ; 6       ;
;      - LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_CFGREG:U_CFGREG|sh_reg_7__Z                                                ; 0                 ; 6       ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                                                                                                                                                                                                                          ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+-----------------------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                                                                             ; Location           ; Fan-Out ; Usage                                   ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+-----------------------------------------+--------+----------------------+------------------+---------------------------+
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                    ; LCCOMB_X38_Y14_N6  ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_0_d0                                                                                                                                                ; FF_X42_Y15_N5      ; 65      ; Sync. clear                             ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_1_0_0__g2_i                                                                                                                                         ; LCCOMB_X38_Y14_N14 ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                    ; LCCOMB_X38_Y14_N20 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_1_0_0__g2_i                                                                                                                                         ; LCCOMB_X38_Y14_N16 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_8:control_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                   ; LCCOMB_X39_Y14_N18 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_8:control_register|up_reg_1_0_0__g2_i                                                                                                                                        ; LCCOMB_X38_Y14_N22 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|CLKGEN_divisor_5_0_divisor_5_0_component_c0_3:U1|clko_x_0                                                                                              ; LCCOMB_X42_Y13_N8  ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|clko_x                                                                                                                                                 ; LCCOMB_X42_Y15_N14 ; 3       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|clko_x                                                                                                                                                 ; LCCOMB_X42_Y15_N14 ; 32      ; Clock                                   ; yes    ; Global Clock         ; GCLK8            ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|CLKGEN_divisor_3_0_divisor_3_0_component_c1_3:U1|clko_x                                                                                                  ; LCCOMB_X42_Y13_N26 ; 3       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|clko_x                                                                                                                                                   ; LCCOMB_X42_Y13_N28 ; 7       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|reset_r                                                                                                                                                                    ; FF_X38_Y14_N19     ; 4       ; Async. clear                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|sh_ireg_1_0_0__g0_i_o4_i                                                                                                                                                   ; LCCOMB_X41_Y14_N14 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|shiftdr_r                                                                                                                                                                  ; FF_X38_Y14_N11     ; 88      ; Sync. clear, Sync. load                 ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|un5_ins                                                                                                                                                                    ; LCCOMB_X38_Y14_N30 ; 33      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|up_ireg_1_0_0__g2_i                                                                                                                                                        ; LCCOMB_X38_Y14_N12 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|clockout_x                                                                                                                                                 ; LCCOMB_X42_Y15_N30 ; 1       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|un2_count                                                                                                                                                  ; LCCOMB_X39_Y15_N18 ; 33      ; Sync. load                              ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_1_5:divisor_1_5_component_c7|clko_0                                                                                                                                                   ; LCCOMB_X42_Y13_N24 ; 5       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|clko                                                                                                                                                     ; LCCOMB_X42_Y13_N12 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1:divisor_3_0_component_c1|clko_x_0                                                                                                                        ; LCCOMB_X42_Y13_N16 ; 5       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_1:divisor_3_0_component_c3|clko_x_0                                                                                                                      ; LCCOMB_X42_Y13_N0  ; 5       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0                                                                                                                      ; LCCOMB_X42_Y13_N2  ; 2       ; Clock                                   ; yes    ; Global Clock         ; GCLK18           ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0                                                                                                                      ; LCCOMB_X42_Y13_N2  ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|clko_x                                                                                                                          ; LCCOMB_X42_Y13_N10 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_1:divisor_5_0_component_c2|clko_x_0                                                                                                                      ; LCCOMB_X42_Y13_N14 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_2:divisor_5_0_component_c4|clko_x_0                                                                                                                      ; LCCOMB_X42_Y13_N30 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                    ; LCCOMB_X29_Y21_N10 ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_0_d0                                                                                                                                                ; FF_X38_Y11_N29     ; 65      ; Sync. clear                             ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_1_0_0__g2_i                                                                                                                                         ; LCCOMB_X29_Y21_N24 ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                    ; LCCOMB_X29_Y21_N30 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_1_0_0__g2_i                                                                                                                                         ; LCCOMB_X29_Y21_N28 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_8:control_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                   ; LCCOMB_X36_Y18_N0  ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_8:control_register|up_reg_1_0_0__g2_i                                                                                                                                        ; LCCOMB_X29_Y21_N14 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
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; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_9_0:divisor_9_0_component_c8|CLKGEN_divisor_3_0_divisor_3_0_component_c1_3:U1|clko_x                                                                                                  ; LCCOMB_X37_Y11_N18 ; 3       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
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; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|reset_r                                                                                                                                                                    ; FF_X30_Y21_N19     ; 4       ; Async. clear                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|sh_ireg_1_0_0__g0_i_o4_i                                                                                                                                                   ; LCCOMB_X30_Y20_N2  ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|shiftdr_r                                                                                                                                                                  ; FF_X33_Y17_N17     ; 88      ; Sync. clear, Sync. load                 ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|un5_ins                                                                                                                                                                    ; LCCOMB_X29_Y21_N8  ; 33      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|up_ireg_1_0_0__g2_i                                                                                                                                                        ; LCCOMB_X30_Y21_N20 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|clockout_x                                                                                                                                                 ; LCCOMB_X38_Y11_N22 ; 1       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|un2_count                                                                                                                                                  ; LCCOMB_X37_Y12_N0  ; 33      ; Sync. load                              ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_1_5:divisor_1_5_component_c7|clko_0                                                                                                                                                   ; LCCOMB_X37_Y10_N0  ; 5       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|clko                                                                                                                                                     ; LCCOMB_X37_Y10_N12 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1:divisor_3_0_component_c1|clko_x_0                                                                                                                        ; LCCOMB_X37_Y10_N20 ; 5       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_1:divisor_3_0_component_c3|clko_x_0                                                                                                                      ; LCCOMB_X37_Y10_N16 ; 5       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0                                                                                                                      ; LCCOMB_X37_Y10_N24 ; 2       ; Clock                                   ; yes    ; Global Clock         ; GCLK15           ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0                                                                                                                      ; LCCOMB_X37_Y10_N24 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|clko_x                                                                                                                          ; LCCOMB_X37_Y10_N30 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_1:divisor_5_0_component_c2|clko_x_0                                                                                                                      ; LCCOMB_X37_Y10_N10 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0_2:divisor_5_0_component_c4|clko_x_0                                                                                                                      ; LCCOMB_X37_Y10_N28 ; 4       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|freq_0                                                                                                                                                                                               ; LCCOMB_X38_Y11_N4  ; 56      ; Clock                                   ; yes    ; Global Clock         ; GCLK17           ; --                        ;
; CLK_BRD                                                                                                                                                                                                                          ; PIN_A14            ; 1712    ; Clock                                   ; yes    ; Global Clock         ; GCLK14           ; --                        ;
; CLK_REF                                                                                                                                                                                                                          ; PIN_AH14           ; 9       ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; CLK_REF                                                                                                                                                                                                                          ; PIN_AH14           ; 303     ; Clock                                   ; yes    ; Global Clock         ; GCLK19           ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_16_:RegisterInput_Length|n222                                    ; LCCOMB_X29_Y26_N20 ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_16_:RegisterInput_Value|n222                                     ; LCCOMB_X32_Y26_N6  ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_16_:RegisterOutput_Length|n222                                   ; LCCOMB_X29_Y26_N30 ; 16      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_19_:RegisterOutput_Value|n261                                    ; LCCOMB_X28_Y26_N28 ; 19      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_19_:RegisterOutput_Value|n264~2                                  ; LCCOMB_X28_Y26_N10 ; 19      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_32_:RegisterConfiguration|n430                                   ; LCCOMB_X28_Y26_N20 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_32_:RegisterExtConfiguration|n430                                ; LCCOMB_X28_Y26_N22 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_8_:control_register|n118~1                                       ; LCCOMB_X27_Y26_N30 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_8_:control_register|n121~0                                       ; LCCOMB_X28_Y26_N0  ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|INST_clockdr~0                                                 ; LCCOMB_X27_Y26_N4  ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|INST_updateir                                                  ; LCCOMB_X26_Y26_N2  ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|NOS031__AltSyn_AltiumAlteraDffAsync:reset_r|lpm_ff:ff1|dffs[0] ; FF_X26_Y26_N17     ; 4       ; Async. clear                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|n3g~0                                                          ; LCCOMB_X26_Y26_N30 ; 33      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|n80                                                            ; LCCOMB_X26_Y26_N26 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|NOS031__AltSyn_AltiumAlteraDffAsyncEn:DefaultEnable|lpm_ff:ff1|dffs[0]                                                               ; FF_X35_Y31_N31     ; 19      ; Async. clear                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|n713                                                                                                                                 ; LCCOMB_X34_Y33_N4  ; 1       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|n157                                                                                                                                                                                  ; LCCOMB_X33_Y31_N16 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|n173                                                                                                                                                                                  ; LCCOMB_X33_Y31_N0  ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|NOS031__AltSyn_AltiumAlteraDffAsync:load0|lpm_ff:ff1|dffs[0]                                                                                                                      ; FF_X55_Y19_N3      ; 89      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_SRAM:U_NOS031_OB_SRAM|WriteActive_Cycle                                                                                                                                                                             ; LCCOMB_X38_Y33_N6  ; 40      ; Output enable                           ; no     ; --                   ; --               ; --                        ;
; Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|s_or8:n2s|OUT                                                                                                                                                               ; LCCOMB_X38_Y33_N14 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; Configurable_WB_INTERCON_2:U_NOS031_OB_WB_INTERCON_2|n3s                                                                                                                                                                         ; LCCOMB_X35_Y32_N28 ; 21      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; JTAG_NEXUS_TCK                                                                                                                                                                                                                   ; PIN_Y27            ; 27      ; Clock                                   ; no     ; --                   ; --               ; --                        ;
; JTAG_NEXUS_TCK                                                                                                                                                                                                                   ; PIN_Y27            ; 1282    ; Clock                                   ; yes    ; Global Clock         ; GCLK9            ; --                        ;
; JTAG_NEXUS_TMS                                                                                                                                                                                                                   ; PIN_AE22           ; 24      ; Sync. load                              ; no     ; --                   ; --               ; --                        ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_DUMP:U_DUMP|memrdaddr_scalar                                                                                                                                                         ; LCCOMB_X50_Y21_N14 ; 11      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_DUMP:U_DUMP|memrw_x                                                                                                                                                                  ; LCCOMB_X48_Y21_N28 ; 8       ; Write enable                            ; no     ; --                   ; --               ; --                        ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_DUMP:U_DUMP|startcap_s_1_i_a3                                                                                                                                                        ; LCCOMB_X50_Y21_N28 ; 35      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|bf_2_sqmuxa                                                                                                                                                                ; LCCOMB_X50_Y18_N16 ; 1       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|capturecnt_scalar                                                                                                                                                          ; LCCOMB_X48_Y21_N18 ; 21      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
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; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_DATAREG_INOUT_WR_8_2:RegisterWriteFromInstrument|sh_reg_1_0_0__g0_i_o4_i                                                                                    ; LCCOMB_X29_Y23_N22 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_DATAREG_INOUT_WR_8_2:RegisterWriteFromInstrument|up_reg_1_0_0__g2_i                                                                                         ; LCCOMB_X29_Y22_N14 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_DATAREG_INOUT_WR_8_3:RegisterStatus|sh_reg_1_0_0__g0_i_o4_i                                                                                                 ; LCCOMB_X29_Y23_N0  ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|reset_r                                                                                                                                  ; FF_X27_Y22_N19     ; 4       ; Async. clear                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|sh_ireg_1_0_0__g0_i_o4_i                                                                                                                 ; LCCOMB_X27_Y22_N28 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|shiftdr_r                                                                                                                                ; FF_X29_Y22_N17     ; 99      ; Sync. clear, Sync. load                 ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|un19_tapstate_r                                                                                                                          ; LCCOMB_X29_Y22_N10 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|un5_ins                                                                                                                                  ; LCCOMB_X27_Y22_N4  ; 33      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|up_ireg_1_0_0__g2_i                                                                                                                      ; LCCOMB_X27_Y22_N12 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TimeoutCounterlde                                                                                                                                                        ; LCCOMB_X28_Y22_N0  ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|WB_TXBUFFER_2_0_7__g0_i_o4_x                                                                                                                                             ; LCCOMB_X32_Y28_N30 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un5_rst_i_x_i                                                                                                                                                            ; LCCOMB_X28_Y22_N6  ; 32      ; Sync. clear                             ; no     ; --                   ; --               ; --                        ;
; TEST_BUTTON                                                                                                                                                                                                                      ; PIN_AG12           ; 110     ; Async. clear, Clock enable, Sync. clear ; no     ; --                   ; --               ; --                        ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|InputSynchronizer:U_InputSynchronizer|un1_resetcounter                                                                                                                           ; LCCOMB_X23_Y29_N24 ; 85      ; Sync. clear                             ; no     ; --                   ; --               ; --                        ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_2_0_0_31__g0_0                                                                                      ; LCCOMB_X34_Y28_N16 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptModes_Reg_2_0_0_31__g0_0                                                                                        ; LCCOMB_X34_Y28_N14 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|DBoot_STB_O                                                                                                                          ; LCCOMB_X37_Y33_N12 ; 32      ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
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; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_1_0_0__g0_i_0_x                                                                                                                                                       ; LCCOMB_X32_Y34_N30 ; 1       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|gpo_1_0_0__g2_i                                                                                                                                                            ; LCCOMB_X33_Y34_N20 ; 8       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|stat_2_0_0__g0_e_x_i                                                                                                                                                       ; LCCOMB_X35_Y35_N14 ; 1       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|un4_stat_i_a4_x                                                                                                                                                            ; LCCOMB_X33_Y35_N24 ; 11      ; Sync. load                              ; no     ; --                   ; --               ; --                        ;
; spia:U_spia|n2136~2                                                                                                                                                                                                              ; LCCOMB_X53_Y20_N14 ; 4       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
; spia:U_spia|s_or9:n2020|OUT~6                                                                                                                                                                                                    ; LCCOMB_X56_Y20_N6  ; 1       ; Clock enable                            ; no     ; --                   ; --               ; --                        ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+-----------------------------------------+--------+----------------------+------------------+---------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                                                                             ;
+-------------------------------------------------------------------------------------------------------------+--------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name                                                                                                        ; Location           ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------------------------------------------------------------------------------------------------------------+--------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|clko_x                            ; LCCOMB_X42_Y15_N14 ; 32      ; 0                                    ; Global Clock         ; GCLK8            ; --                        ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0 ; LCCOMB_X42_Y13_N2  ; 2       ; 0                                    ; Global Clock         ; GCLK18           ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|clko_x                            ; LCCOMB_X38_Y11_N30 ; 32      ; 0                                    ; Global Clock         ; GCLK16           ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0 ; LCCOMB_X37_Y10_N24 ; 2       ; 0                                    ; Global Clock         ; GCLK15           ; --                        ;
; CLKGEN:U4|clkgen_top:U_FREQ|freq_0                                                                          ; LCCOMB_X38_Y11_N4  ; 56      ; 0                                    ; Global Clock         ; GCLK17           ; --                        ;
; CLK_BRD                                                                                                     ; PIN_A14            ; 1712    ; 57                                   ; Global Clock         ; GCLK14           ; --                        ;
; CLK_REF                                                                                                     ; PIN_AH14           ; 303     ; 11                                   ; Global Clock         ; GCLK19           ; --                        ;
; JTAG_NEXUS_TCK                                                                                              ; PIN_Y27            ; 1282    ; 69                                   ; Global Clock         ; GCLK9            ; --                        ;
+-------------------------------------------------------------------------------------------------------------+--------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                                                                                                                                 ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                                                                                                                                  ; Fan-Out ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_TakeBranch_1_0_0_g2_0_828_a2_1                                                                                                                            ; 784     ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|Rt_Data_2_0_0_1_31__g0_i_o4                                                                                                                                 ; 272     ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|up_ireg_3__Z                                                                                                                                            ; 271     ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|rst_Z                                                                                                                                                                                           ; 233     ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|shiftdr_r_Z                                                                                                                                             ; 232     ;
; LAX_CFG32:U2_U1|N_1767_i_a4_0                                                                                                                                                                                                                         ; 189     ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|NOS031__AltSyn_AltiumAlteraDffAsync:shiftdr_r|lpm_ff:ff1|dffs[0]                    ; 168     ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|Rt_Index_Local_0_0_0_0                                                                                                                                      ; 133     ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|ShiftAmountMux:U_ShiftAmountMux|ShiftAmount_0_0_0_1_x_1                                                                                                     ; 127     ;
; TEST_BUTTON~input                                                                                                                                                                                                                                     ; 110     ;
; ~GND                                                                                                                                                                                                                                                  ; 106     ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|shiftdr_r                                                                                                                                                     ; 99      ;
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; Configurable_WB_INTERCON_1:U_NOS031_OB_WB_INTERCON_1|s_or8:n2s|OUT~0                                                                                                                                                                                  ; 35      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_DUMP:U_DUMP|startcap_s_1_i_a3                                                                                                                                                                             ; 35      ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RegA_Abs_i_a2                                                                                                                                                                       ; 34      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0_0__g2_0_4318_i_2                                                                                                                         ; 34      ;
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; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|un2_count                                                                                                                                                                       ; 33      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemAddress_9                                                                                                                                              ; 33      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemAddress_7                                                                                                                                              ; 33      ;
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; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_32_:RegisterConfiguration|n430                                                        ; 32      ;
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; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_1:U_TRWORD2REG|up_reg                                                                                                                ; 32      ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|WorkingReg_11_sn_m2                                                                                                                                                                 ; 32      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TimeoutCounterlde                                                                                                                                                                             ; 32      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|un5_rst_i_x_i                                                                                                                                                                                 ; 32      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_1_0_0__g2_i                                                                                                                                                              ; 32      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3:U_TRWORDREG|sh_reg_scalar                                                                                                            ; 32      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_2:U_TRMASKREG|sh_reg_scalar                                                                                                          ; 32      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_1:U_TRWORD2REG|sh_reg_scalar                                                                                                         ; 32      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_BUFFREG:U_BUFFREG|sh_reg_scalar                                                                                                                                             ; 32      ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|QuotientReg_i_a2                                                                                                                                                                    ; 32      ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_sqmuxa_1                                                                                                                                                             ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|un5_reset_i                                                                                                                                                 ; 32      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                                         ; 32      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_1_0_0__g2_i                                                                                                                                                              ; 32      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                                         ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|ExceptionReturnRegister_2_0_0_1_31__g0_i_o4                                                                                                                 ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|G_9246                                                                                                                                                      ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|CaptureRegister_DMain_2_0_0_1_31__g0_i_o4                                                                                                                 ; 32      ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|LO_REG_0                                                                                                                                                                            ; 32      ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|HI_Reg_0                                                                                                                                                                            ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_2_0_0_31__g0_0                                                                                                           ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptModes_Reg_2_0_0_31__g0_0                                                                                                             ; 32      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|Write_InterruptClear                                                                                                                                        ; 32      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|ALU:U_ALU|DataOut_6_a2_2_0                                                                                                                                  ; 32      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_ID_EX:U_Regs_ID_EX|Reg_VLWcst_32                                                                                                                                                   ; 32      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|IMem_DataOut_3_0_0_31                                                                                                                                     ; 18      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|IMem_DataOut_3_0_0_29                                                                                                                                     ; 18      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|ExecuteBusy:U_ExecuteBusy|Busy_EX_x                                                                                                                         ; 18      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|n2b                                                                                                                                                                                                        ; 17      ;
; Configurable_SPIDACTEST:U_NOS031_OB_SPIDACTEST|n11~0                                                                                                                                                                                                  ; 17      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_Result_2_0_0_15__g2_0_5448_i_a6_0                                                                                                                         ; 17      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeLineController:U_PipeLineController|un1_pipelinestall_in_i_0_o8                                                                                                                     ; 17      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_16_:RegisterOutput_Length|n222                                                        ; 16      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_16_:RegisterInput_Value|n222                                                          ; 16      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_16_:RegisterInput_Length|n222                                                         ; 16      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|un1_rst_3_i_o2                                                                                                                                                                                  ; 16      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ0:U_MAGNITREG|up_reg_scalar                                                                                                            ; 16      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_1_0_0__g2_i                                                                                                                                                              ; 16      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ0:U_MAGNITREG|sh_reg_scalar                                                                                                            ; 16      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                                         ; 16      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_3__Z                                                                                                                                       ; 16      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|sh_reg_1_0_0__g0_i_o4_i                                                                                                                                                         ; 16      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_Result_2_0_0_0__g2_0_5148_i_o4                                                                                                                            ; 16      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_Result_2_0_0_1__g2_0_5168_i_1                                                                                                                             ; 16      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|DataOut_sn_m3_0_a2                                                                                                                                          ; 16      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_Result_2_0_0__g2_0_5784_i_a7_1_0                                                                                                                          ; 16      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_1_0_0__g2_i                                                                                                                                                              ; 16      ;
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; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_0__Z                                                                                                                                       ; 14      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_1__Z                                                                                                                                       ; 14      ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tapstate_r_i_2__Z                                                                                                                                       ; 14      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[0]                                                                                                                                                                                 ; 14      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[1]                                                                                                                                                                                 ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|G_9248                                                                                                                                                      ; 14      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[3]                                                                                                                                                                                 ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|PC_PreCalc_3_sqmuxa_i                                                                                                                               ; 14      ;
; TSK3000A_Shift_Barrel:U_NOS031_OB_TSK3000A_1_SubPart_Shifter|Shift_Barrel:U_Shift_Barrel|DataOut_sn_m3_x                                                                                                                                              ; 14      ;
; TSK3000A_Shift_Barrel:U_NOS031_OB_TSK3000A_1_SubPart_Shifter|Shift_Barrel:U_Shift_Barrel|DataOut_sn_m1_x                                                                                                                                              ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_ID_EX:U_Regs_ID_EX|Reg_VLWcst_21                                                                                                                                                   ; 14      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_r_i[0]                                                                                                                                               ; 14      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_r_i[1]                                                                                                                                               ; 14      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[3]                                                                                                                                                                                 ; 14      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[1]                                                                                                                                                                                 ; 14      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[0]                                                                                                                                                                                 ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4834_m4_0                                                                                                                          ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4892_m4_0                                                                                                                          ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4805_m4_0                                                                                                                          ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4863_m4_0                                                                                                                          ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4921_m4_0                                                                                                                          ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_MEM_WB:U_Regs_MEM_WB|Reg_Rd_Index_0                                                                                                                                                ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|StateIO[0]                                                                                                                                                ; 14      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|un11_ins                                                                                                                                                      ; 14      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_r_i[3]                                                                                                                                               ; 14      ;
; TSK3000A_OCDS:U_NOS031_OB_TSK3000A_1_SubPart_OCDS|JtagDebugUnit:U_JtagDebugUnit|DebugPort:TSK3000_DebugPort|ControlReset_i_x                                                                                                                          ; 14      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|StateMainMem_2                                                                                                                                            ; 14      ;
; JTAG_NEXUS_TDI~input                                                                                                                                                                                                                                  ; 13      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|NOS031__AltSyn_AltiumAlteraDffAsync:tapstate_r_0|lpm_ff:ff1|dffs[0]                 ; 13      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|NOS031__AltSyn_AltiumAlteraDffAsync:tapstate_r_3|lpm_ff:ff1|dffs[0]                 ; 13      ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|INST_dataen                                                                         ; 13      ;
; Configurable_WB_INTERCON_2:U_NOS031_OB_WB_INTERCON_2|INST_m0_ACK_O~2                                                                                                                                                                                  ; 13      ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[2]                                                                                                                                                                                 ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|un4_reset_i_a2                                                                                                                                            ; 13      ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|TERMINALCORE_TAPCONTROLLER:TAP1|tapstate_r_i[2]                                                                                                                                               ; 13      ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tapstate_r_i[2]                                                                                                                                                                                 ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4776_m4_0                                                                                                                          ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|StackPointer_2_0_0_2__g2_1_5922_i_a6                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|StackPointer_2_0_0_4__g2_1_5950_i_a6                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|ReadSteering:U_ReadSteering|ReadSteering_Mux:U_ReadSteering_Mux|Result_0_0_0                                                                                                            ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|StackPointer_2_0_0_5__g2_1_5964_i_a6                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4510_i_m4_0                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4666_i_m4_0                                                                                                                        ; 13      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4614_i_m4_0                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4640_i_m4_0                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4692_i_m4_0                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4536_i_m4_0                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4562_i_m4_0                                                                                                                        ; 13      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_MEM_WB:U_Regs_MEM_WB|Reg_Select0_Half                                                                                                                                              ; 13      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0__g2_0_4747_m4_0                                                                                                                          ; 12      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|StackPointer_2_0_0_1__g2_1_5908_i_a6                                                                                                                        ; 12      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0_17__g2_0_4747_m4                                                                                                                         ; 12      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0_19__g2_0_4805_m4                                                                                                                         ; 12      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0_18__g2_0_4776_m4                                                                                                                         ; 12      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_muxc_ctrl_1_0_0_o2_6_0                                                                                                                        ; 12      ;
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; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|un4_stat_i_a4_x                                                                                                                                                                                 ; 11      ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clk                                                                                                                                                                                             ; 11      ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|dat_o79_0_a2_i_o2_x                                                                                                                                                                             ; 11      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|DataHazardResolverA:U_DataHazardResolverA|ResolvedA_2_0_0_18                                                                                                                            ; 11      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|DataHazardResolverA:U_DataHazardResolverA|ResolvedA_2_0_0_30                                                                                                                            ; 11      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_MEM_WB:U_Regs_MEM_WB|Reg_Select1_Half                                                                                                                                              ; 11      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeLineController:U_PipeLineController|DebugState_i_0                                                                                                                                  ; 11      ;
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; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|clkdiv_2_0_0__g0_i_0                                                                                                                                                                            ; 10      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_1                                                                                                                                              ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_muxc_ctrl_1_0_0_a2_0_0                                                                                                                        ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0_18__g2_0_4776_a2_0                                                                                                                       ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_0_o2_2                                                                                                          ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_5                                                                                                                                              ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_0                                                                                                                                              ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|DataHazardResolverA:U_DataHazardResolverA|ResolvedA_2_0_0_5                                                                                                                             ; 10      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|StackPointer_2_0_0_27__g2_1_6252_i_a6                                                                                                                       ; 10      ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|StackPointer_2_0_0_22__g2_1_6187_i_a6                                                                                                                       ; 10      ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemDataOut_2_0_0_30__g2_0_5100_i_m2                                                                                                                       ; 10      ;
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; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_15__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_12__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_13__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_20__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_21__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_16__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_17__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_18__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|channels_shadow0_trig_19__Z                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_0__Z                                                                                                                                                                                    ; 6       ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|bitcount_1_0_0__g0_e_i                                                                                                                                                                          ; 6       ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|bitcount[0]                                                                                                                                                                                     ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|G_23                                                                                                                                                   ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|G_22                                                                                                                                                   ; 6       ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl_1_0_0__g4                                                                                                                                                                                  ; 6       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|tdo_u                                                                                                                                                   ; 6       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|un1_reg_dodivide18_1_1                                                                                                                                                              ; 6       ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|ctrl[5]                                                                                                                                                                                         ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_muxc_ctrl_1_0_0_a2_1_0                                                                                                                        ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|IE_Current_1_0_0_0_g0_i_o4                                                                                                                                  ; 6       ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tdo_u                                                                                                                                                                                           ; 6       ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|tdo_u                                                                                                                                                                                           ; 6       ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|un11_ins                                                                                                                                                                                        ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|ALU:U_ALU|DataOut_6_a2_4_0                                                                                                                                  ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|InterruptVector_Enable                                                                                                                                      ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|RegisterFile:U_RegisterFile|Rt_Index_Local_0_0_0_2                                                                                                                                      ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemWidth_0                                                                                                                                                ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_15                                                                                                                            ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_memmode_10_i_o3_9315_tz                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_branchmode_1_0_a2_0_0                                                                                                                         ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_27                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_i_10                                                                                                            ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_0_o2_25                                                                                                         ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_22                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_17                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_6                                                                                                                        ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_9                                                                                                                        ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_12                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_11                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_15                                                                                                                       ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_0_a2_0                                                                                                          ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeLineController:U_PipeLineController|un1_enable_if_id                                                                                                                                ; 6       ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|un11_ins                                                                                                                                                                                        ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|Rt_Index_0_iv_0_a2_1_0                                                                                                                              ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_muxc_ctrl_1_0_0_a2_0                                                                                                                          ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_ID_EX:U_Regs_ID_EX|Reg_VLWcst_29                                                                                                                                                   ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_ID_EX:U_Regs_ID_EX|Reg_VLWcst_28                                                                                                                                                   ; 6       ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeLineController:U_PipeLineController|DebugState_srsts_i_0_a3[10]                                                                                                                     ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|IO_STB_O_1_i                                                                                                                                              ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|StateMainMem_ns_0_i_a7_3_1_x[0]                                                                                                                           ; 6       ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|Main_SEL_O_x_1                                                                                                                                            ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|Main_SEL_O_x_2                                                                                                                                            ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|Main_SEL_O_x_0                                                                                                                                            ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|MemoryManager:U_MemoryManager|Main_SEL_O_x_3                                                                                                                                            ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemAddress_19                                                                                                                                             ; 6       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_EX_MEM:U_Regs_EX_MEM|Reg_MemAddress_18                                                                                                                                             ; 6       ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|NOS031__AltSyn_AltiumAlteraDffAsyncEn:StartUpCounter_1|lpm_ff:ff1|dffs[0]                                                                                 ; 5       ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|NOS031__AltSyn_AltiumAlteraDffAsyncEn:StartUpCounter_0|lpm_ff:ff1|dffs[0]                                                                                 ; 5       ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|NOS031__AltSyn_AltiumAlteraDffAsyncEn:StartUpCounter_2|lpm_ff:ff1|dffs[0]                                                                                 ; 5       ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|NOS031__AltSyn_AltiumAlteraDffAsyncEn:StartUpCounter_3|lpm_ff:ff1|dffs[0]                                                                                 ; 5       ;
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; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXCTRLFSM:U_NEXUS_CTRL_FSM|nxcfsm_r_0__Z                                                                                                     ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|up_reg_r_4__Z                                                                                                                                          ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|up_ireg_2__Z                                                                                                                                            ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_TAPCONTROLLER:U_TAP|up_ireg_1__Z                                                                                                                                            ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|Reg_SignA_Z                                                                                                                                                                         ; 5       ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|byp_reg_in                                                                          ; 5       ;
; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_8_:control_register|NOS031__AltSyn_AltiumAlteraDffAsyncEn:up_reg_3|lpm_ff:ff1|dffs[0] ; 5       ;
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; spia:U_spia|lpm_compare:LPM_COMPARE_32_32_17|cmpr_hpd:auto_generated|op_1~0                                                                                                                                                                           ; 5       ;
; spia:U_spia|lpm_compare:LPM_COMPARE_32_32_24|cmpr_hpd:auto_generated|op_1~0                                                                                                                                                                           ; 5       ;
; spia:U_spia|lpm_compare:LPM_COMPARE_32_32_19|cmpr_hpd:auto_generated|op_1~0                                                                                                                                                                           ; 5       ;
; spia:U_spia|n117~0                                                                                                                                                                                                                                    ; 5       ;
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; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_6__Z                                                                                                                                                                                    ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_5__Z                                                                                                                                                                                    ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_4__Z                                                                                                                                                                                    ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_3__Z                                                                                                                                                                                    ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_2__Z                                                                                                                                                                                    ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|memaddr_1__Z                                                                                                                                                                                    ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_1:U_TRWORD2REG|up_reg_1__Z                                                                                                           ; 5       ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|bitcount[1]                                                                                                                                                                                     ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ2:U_CURSORREG|up_reg_0__Z                                                                                                              ; 5       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXREGZ3_1:U_TRWORD2REG|up_reg_0__Z                                                                                                           ; 5       ;
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; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|stat_2_0_0__g3_0_26_i_a3                                                                                                                                                                        ; 5       ;
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; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|dat_o77_0_a2_1_a2_x                                                                                                                                                                             ; 5       ;
; TERMINAL:U_NOS031_OB_TERMINAL_1|TERMINALCORE:U_terminal|WB_STATUS[7]                                                                                                                                                                                  ; 5       ;
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; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_11__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_12__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_13__Z                                                                                                                                                                ; 5       ;
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; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_18__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_19__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_20__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_21__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_22__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_23__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_24__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_25__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_26__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_27__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_28__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_29__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|RemainderReg_0_30__Z                                                                                                                                                                ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_GP:U_Registers_GP|ram_1_reg_41                                                                                                                                                ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_SP:U_Registers_SP|un3_clk_enable_write_3                                                                                                                                      ; 5       ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|up_ireg_1                                                                                                                                                                                       ; 5       ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|up_ireg_i_0                                                                                                                                                                                     ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|quotientreg4_i_a2                                                                                                                                                                   ; 5       ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|State_srsts_i_a2_0[5]                                                                                                                                                               ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_0_0_0_0                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_0_0_0_1                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_0_0_0_2                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_0_0_0_3                                                                                                                       ; 5       ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_6                                                                                                                             ; 5       ;
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; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_10                                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_11                                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_12                                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_13                                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|Bus_MuxB:U_Bus_MuxB|MuxB_Data_14                                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_ID_EX:U_Regs_ID_EX|Reg_VLWcst_31                                                                                                                                                   ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Regs_ID_EX:U_Regs_ID_EX|Reg_VLWcst_25                                                                                                                                                   ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_islink_1_0_a2                                                                                                                                 ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_rd_1_0_o2_0                                                                                                                                   ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|local_alumode_1_0_0_a2_0                                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Decode:U_PipeStage_Decode|un18_local_muxc_ctrl_i_s_2_0_a2_0                                                                                                                   ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_i_m4_0_0_0_22                                                                                                   ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_23                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_i_15                                                                                                            ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_i_m2_0_0_0_3                                                                                                    ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_i_m3_0_0_0_0                                                                                                    ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_16                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_21                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_20                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_19                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_26                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_24                                                                                                                       ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_4                                                                                                                        ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_5                                                                                                                        ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_m2_0_0_0_0                                                                                                      ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_7                                                                                                                        ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_m3_0_0_0_5                                                                                                      ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_m3_0_0_0_8                                                                                                      ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_m3_0_0_0_7                                                                                                      ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptsPending_Final_0_0_0_m3_0_0_0_11                                                                                                     ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_8                                                                                                                        ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|InterruptController:U_InterruptController|InterruptEnables_Reg_10                                                                                                                       ; 5       ;
; TSK3000A_OCDS:U_NOS031_OB_TSK3000A_1_SubPart_OCDS|JtagDebugUnit:U_JtagDebugUnit|DebugPort:TSK3000_DebugPort|TapController:tsk3000_TapController|un1_updatedr_0_a2                                                                                     ; 5       ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|up_ireg_1                                                                                                                                                                                       ; 5       ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|up_ireg_i_0                                                                                                                                                                                     ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeLineController:U_PipeLineController|DebugState[1]                                                                                                                                   ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|CalculateEffectiveAddress:U_CalculateEffectiveAddress|un2_address_add30                                                                                     ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|CalculateEffectiveAddress:U_CalculateEffectiveAddress|un2_address_add29                                                                                     ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|CalculateEffectiveAddress:U_CalculateEffectiveAddress|un2_address_add28                                                                                     ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|CalculateEffectiveAddress:U_CalculateEffectiveAddress|un2_address_add27                                                                                     ; 5       ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|PipeStage_Execute:U_Execute|CalculateEffectiveAddress:U_CalculateEffectiveAddress|un2_address_add26                                                                                     ; 5       ;
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; Configurable_WB_INTERCON_2:U_NOS031_OB_WB_INTERCON_2|n4a~0                                                                                                                                                                                            ; 4       ;
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; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|NOS031__AltSyn_AltiumAlteraDffAsync:reset_r|lpm_ff:ff1|dffs[0]                      ; 4       ;
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; Configurable_CTLPANEL:U_NOS031_OB_CTLPANEL|Configurable_CTLPANEL_internal:InternalComponent|Configurable_CTLPANEL_internalUNIVERSAL_DIGITAL_IO_TAPCONTROLLER:TAP1|NOS031__AltSyn_AltiumAlteraDffAsync:shiftir_r|lpm_ff:ff1|dffs[0]                    ; 4       ;
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; spia:U_spia|n96i~18                                                                                                                                                                                                                                   ; 4       ;
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; spia:U_spia|n96h~0                                                                                                                                                                                                                                    ; 4       ;
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; spia:U_spia|lpm_compare:LPM_COMPARE_32_32_13|cmpr_hpd:auto_generated|op_1~5                                                                                                                                                                           ; 4       ;
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; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_FSM:U_FSM|m2                                                                                                                                                                                              ; 4       ;
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; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state[2]                                                                                                                                                                                        ; 4       ;
; WB_SPI32:U_NOS031_OB_SPI_DAC_SubPart_Port|spi32:U_spi|state[4]                                                                                                                                                                                        ; 4       ;
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; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|reset_r                                                                                                                                                                                         ; 4       ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|sh_ireg_1_0_0__g0_i_o4_i                                                                                                                                                                        ; 4       ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|shiftir_r                                                                                                                                                                                       ; 4       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|LAX_CFG32_NXCTRLFSM:U_NEXUS_CTRL_FSM|nxcfsm_nxt_1_sqmuxa_i                                                                                             ; 4       ;
; LAX_CFG32:U2_U1|LAX_CFG32_LA16:U1|LAX_CFG32_LA16PORT:U_LA16PORT|LAX_CFG32_NXMODULE:U_NX_MODULE|G_2                                                                                                                                                    ; 4       ;
; CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_TAPCONTROLLER:tap1|sh_ireg_1_0_0__g0_i_o4_i                                                                                                                                                                        ; 4       ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+
; Name                                                                                                                                                                                      ; Type ; Mode             ; Clock Mode   ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size  ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF                                                                                     ; Location                                                                                                                       ; Mixed Width RDW Mode ; Port A RDW Mode ; Port B RDW Mode ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+
; Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u1:Memory_TSK3000A_1_u1_component|altsyncram:altsyncram_component|altsyncram_7bd2:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port   ; Dual Clocks  ; 8192         ; 8            ; 8192         ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 65536 ; 8192                        ; 8                           ; 8192                        ; 8                           ; 65536               ; 8    ; p:/projects/puprojects/nos031/projectoutputs/nos031_nb3000al_3/Memory_TSK3000A_1_u1.mif ; M9K_X40_Y33_N0, M9K_X40_Y22_N0, M9K_X58_Y26_N0, M9K_X40_Y23_N0, M9K_X40_Y27_N0, M9K_X40_Y30_N0, M9K_X40_Y35_N0, M9K_X58_Y33_N0 ; Don't care           ; Old data        ; Old data        ;
; Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u2:Memory_TSK3000A_1_u2_component|altsyncram:altsyncram_component|altsyncram_8bd2:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port   ; Dual Clocks  ; 8192         ; 8            ; 8192         ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 65536 ; 8192                        ; 8                           ; 8192                        ; 8                           ; 65536               ; 8    ; p:/projects/puprojects/nos031/projectoutputs/nos031_nb3000al_3/Memory_TSK3000A_1_u2.mif ; M9K_X40_Y32_N0, M9K_X24_Y33_N0, M9K_X24_Y30_N0, M9K_X58_Y32_N0, M9K_X58_Y31_N0, M9K_X58_Y24_N0, M9K_X24_Y25_N0, M9K_X24_Y32_N0 ; Don't care           ; Old data        ; Old data        ;
; Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u3:Memory_TSK3000A_1_u3_component|altsyncram:altsyncram_component|altsyncram_9bd2:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port   ; Dual Clocks  ; 8192         ; 8            ; 8192         ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 65536 ; 8192                        ; 8                           ; 8192                        ; 8                           ; 65536               ; 8    ; p:/projects/puprojects/nos031/projectoutputs/nos031_nb3000al_3/Memory_TSK3000A_1_u3.mif ; M9K_X40_Y29_N0, M9K_X58_Y25_N0, M9K_X58_Y27_N0, M9K_X40_Y36_N0, M9K_X24_Y27_N0, M9K_X24_Y31_N0, M9K_X24_Y29_N0, M9K_X58_Y28_N0 ; Don't care           ; Old data        ; Old data        ;
; Memory_TSK3000A_1:U_NOS031_OB_TSK3000A_1_SubPart_BootMemory|Memory_TSK3000A_1_u4:Memory_TSK3000A_1_u4_component|altsyncram:altsyncram_component|altsyncram_abd2:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port   ; Dual Clocks  ; 8192         ; 8            ; 8192         ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 65536 ; 8192                        ; 8                           ; 8192                        ; 8                           ; 65536               ; 8    ; p:/projects/puprojects/nos031/projectoutputs/nos031_nb3000al_3/Memory_TSK3000A_1_u4.mif ; M9K_X40_Y28_N0, M9K_X24_Y28_N0, M9K_X24_Y26_N0, M9K_X40_Y34_N0, M9K_X40_Y26_N0, M9K_X40_Y31_N0, M9K_X58_Y30_N0, M9K_X58_Y29_N0 ; Don't care           ; Old data        ; Old data        ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_GP:U_Registers_GP|altsyncram:ram_1|altsyncram_j5g1:auto_generated|ALTSYNCRAM                                      ; AUTO ; Simple Dual Port ; Dual Clocks  ; 32           ; 32           ; 32           ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 1024  ; 32                          ; 32                          ; 32                          ; 32                          ; 1024                ; 1    ; None                                                                                    ; M9K_X40_Y24_N0                                                                                                                 ; Don't care           ; Old data        ; Old data        ;
; TSK3000A_MCU:U_NOS031_OB_TSK3000A_1_SubPart_MCU|MCU_Top:U_MCU|Registers_GP:U_Registers_GP|altsyncram:ram|altsyncram_j5g1:auto_generated|ALTSYNCRAM                                        ; AUTO ; Simple Dual Port ; Dual Clocks  ; 32           ; 32           ; 32           ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 1024  ; 32                          ; 32                          ; 32                          ; 32                          ; 1024                ; 1    ; None                                                                                    ; M9K_X40_Y25_N0                                                                                                                 ; Don't care           ; Old data        ; Old data        ;
; memory_u2:U2_U2|altsyncram:altsyncram_component|altsyncram_o781:auto_generated|ALTSYNCRAM                                                                                                 ; AUTO ; Single Port      ; Single Clock ; 2048         ; 32           ; --           ; --           ; yes                    ; no                      ; --                     ; --                      ; 65536 ; 2048                        ; 32                          ; --                          ; --                          ; 65536               ; 8    ; None                                                                                    ; M9K_X58_Y21_N0, M9K_X58_Y20_N0, M9K_X40_Y21_N0, M9K_X40_Y19_N0, M9K_X40_Y20_N0, M9K_X58_Y19_N0, M9K_X40_Y18_N0, M9K_X58_Y18_N0 ; Don't care           ; Old data        ; Old data        ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


RAM content values are presented in the following format: (Binary) (Octal) (Decimal) (Hexadecimal) 
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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;8096;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8104;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8112;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8120;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8128;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8136;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8144;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8152;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8160;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8168;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8176;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;
;8184;(00000000) (0) (0) (00)    ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;(00000000) (0) (0) (00)   ;


+-----------------------------------------------------------------------------------------------+
; Fitter DSP Block Usage Summary                                                                ;
+---------------------------------------+-------------+---------------------+-------------------+
; Statistic                             ; Number Used ; Available per Block ; Maximum Available ;
+---------------------------------------+-------------+---------------------+-------------------+
; Simple Multipliers (9-bit)            ; 0           ; 2                   ; 252               ;
; Simple Multipliers (18-bit)           ; 2           ; 1                   ; 126               ;
; Embedded Multiplier Blocks            ; 2           ; --                  ; 126               ;
; Embedded Multiplier 9-bit elements    ; 4           ; 2                   ; 252               ;
; Signed Embedded Multipliers           ; 0           ; --                  ; --                ;
; Unsigned Embedded Multipliers         ; 2           ; --                  ; --                ;
; Mixed Sign Embedded Multipliers       ; 0           ; --                  ; --                ;
; Variable Sign Embedded Multipliers    ; 0           ; --                  ; --                ;
; Dedicated Input Shift Register Chains ; 0           ; --                  ; --                ;
+---------------------------------------+-------------+---------------------+-------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DSP Block Details                                                                                                                                                                                                                                                                                                                                                                                    ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; Name                                                                                                                                                                                                  ; Mode                       ; Location           ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|altmult_add:RegA_Abs_0_muladd_0_31_28__Z|mult_add_rhr3:auto_generated|ded_mult_a851:ded_mult1|ded_mult_cnb1:left_mult|mac_out3      ; Simple Multiplier (18-bit) ; DSPOUT_X47_Y36_N2  ;                     ; No                             ;                       ;                       ;                   ; no              ;
;    TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|altmult_add:RegA_Abs_0_muladd_0_31_28__Z|mult_add_rhr3:auto_generated|ded_mult_a851:ded_mult1|ded_mult_cnb1:left_mult|mac_mult2  ;                            ; DSPMULT_X47_Y36_N0 ; Unsigned            ;                                ; no                    ; yes                   ; no                ;                 ;
; TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|altmult_add:RegA_Abs_0_muladd_0_31_28__Z|mult_add_rhr3:auto_generated|ded_mult_a851:ded_mult1|ded_mult_gnb1:right_mult|mac_out5     ; Simple Multiplier (18-bit) ; DSPOUT_X47_Y38_N2  ;                     ; No                             ;                       ;                       ;                   ; no              ;
;    TSK3000A_MDU:U_NOS031_OB_TSK3000A_1_SubPart_MDU|MultDiv:U_MultDiv|altmult_add:RegA_Abs_0_muladd_0_31_28__Z|mult_add_rhr3:auto_generated|ded_mult_a851:ded_mult1|ded_mult_gnb1:right_mult|mac_mult4 ;                            ; DSPMULT_X47_Y38_N0 ; Unsigned            ;                                ; no                    ; yes                   ; no                ;                 ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+


+---------------------------------------------------------+
; Other Routing Usage Summary                             ;
+-----------------------------+---------------------------+
; Other Routing Resource Type ; Usage                     ;
+-----------------------------+---------------------------+
; Block interconnects         ; 11,934 / 116,715 ( 10 % ) ;
; C16 interconnects           ; 266 / 3,886 ( 7 % )       ;
; C4 interconnects            ; 8,935 / 73,752 ( 12 % )   ;
; Direct links                ; 1,559 / 116,715 ( 1 % )   ;
; Global clocks               ; 8 / 20 ( 40 % )           ;
; Local interconnects         ; 3,417 / 39,600 ( 9 % )    ;
; R24 interconnects           ; 404 / 3,777 ( 11 % )      ;
; R4 interconnects            ; 10,788 / 99,858 ( 11 % )  ;
+-----------------------------+---------------------------+


+-----------------------------------------------------------------------------+
; LAB Logic Elements                                                          ;
+---------------------------------------------+-------------------------------+
; Number of Logic Elements  (Average = 13.35) ; Number of LABs  (Total = 508) ;
+---------------------------------------------+-------------------------------+
; 1                                           ; 20                            ;
; 2                                           ; 10                            ;
; 3                                           ; 11                            ;
; 4                                           ; 5                             ;
; 5                                           ; 12                            ;
; 6                                           ; 7                             ;
; 7                                           ; 8                             ;
; 8                                           ; 6                             ;
; 9                                           ; 6                             ;
; 10                                          ; 7                             ;
; 11                                          ; 15                            ;
; 12                                          ; 15                            ;
; 13                                          ; 16                            ;
; 14                                          ; 36                            ;
; 15                                          ; 43                            ;
; 16                                          ; 291                           ;
+---------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; LAB-wide Signals                                                   ;
+------------------------------------+-------------------------------+
; LAB-wide Signals  (Average = 2.38) ; Number of LABs  (Total = 508) ;
+------------------------------------+-------------------------------+
; 1 Async. clear                     ; 19                            ;
; 1 Clock                            ; 398                           ;
; 1 Clock enable                     ; 238                           ;
; 1 Sync. clear                      ; 288                           ;
; 1 Sync. load                       ; 128                           ;
; 2 Clock enables                    ; 98                            ;
; 2 Clocks                           ; 38                            ;
+------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Signals Sourced                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced  (Average = 19.14) ; Number of LABs  (Total = 508) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 1                             ;
; 1                                            ; 15                            ;
; 2                                            ; 12                            ;
; 3                                            ; 6                             ;
; 4                                            ; 8                             ;
; 5                                            ; 9                             ;
; 6                                            ; 6                             ;
; 7                                            ; 7                             ;
; 8                                            ; 5                             ;
; 9                                            ; 4                             ;
; 10                                           ; 11                            ;
; 11                                           ; 4                             ;
; 12                                           ; 10                            ;
; 13                                           ; 5                             ;
; 14                                           ; 5                             ;
; 15                                           ; 22                            ;
; 16                                           ; 53                            ;
; 17                                           ; 15                            ;
; 18                                           ; 34                            ;
; 19                                           ; 26                            ;
; 20                                           ; 25                            ;
; 21                                           ; 26                            ;
; 22                                           ; 29                            ;
; 23                                           ; 24                            ;
; 24                                           ; 12                            ;
; 25                                           ; 15                            ;
; 26                                           ; 18                            ;
; 27                                           ; 8                             ;
; 28                                           ; 11                            ;
; 29                                           ; 4                             ;
; 30                                           ; 7                             ;
; 31                                           ; 10                            ;
; 32                                           ; 61                            ;
+----------------------------------------------+-------------------------------+


+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                         ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out  (Average = 9.44) ; Number of LABs  (Total = 508) ;
+-------------------------------------------------+-------------------------------+
; 0                                               ; 1                             ;
; 1                                               ; 34                            ;
; 2                                               ; 38                            ;
; 3                                               ; 40                            ;
; 4                                               ; 18                            ;
; 5                                               ; 23                            ;
; 6                                               ; 23                            ;
; 7                                               ; 38                            ;
; 8                                               ; 27                            ;
; 9                                               ; 37                            ;
; 10                                              ; 24                            ;
; 11                                              ; 24                            ;
; 12                                              ; 24                            ;
; 13                                              ; 22                            ;
; 14                                              ; 21                            ;
; 15                                              ; 23                            ;
; 16                                              ; 51                            ;
; 17                                              ; 7                             ;
; 18                                              ; 3                             ;
; 19                                              ; 7                             ;
; 20                                              ; 2                             ;
; 21                                              ; 4                             ;
; 22                                              ; 2                             ;
; 23                                              ; 2                             ;
; 24                                              ; 2                             ;
; 25                                              ; 1                             ;
; 26                                              ; 0                             ;
; 27                                              ; 3                             ;
; 28                                              ; 0                             ;
; 29                                              ; 0                             ;
; 30                                              ; 3                             ;
; 31                                              ; 0                             ;
; 32                                              ; 4                             ;
+-------------------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Distinct Inputs                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs  (Average = 19.48) ; Number of LABs  (Total = 508) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 1                             ;
; 2                                            ; 10                            ;
; 3                                            ; 16                            ;
; 4                                            ; 17                            ;
; 5                                            ; 20                            ;
; 6                                            ; 21                            ;
; 7                                            ; 10                            ;
; 8                                            ; 8                             ;
; 9                                            ; 9                             ;
; 10                                           ; 6                             ;
; 11                                           ; 14                            ;
; 12                                           ; 8                             ;
; 13                                           ; 15                            ;
; 14                                           ; 9                             ;
; 15                                           ; 11                            ;
; 16                                           ; 15                            ;
; 17                                           ; 9                             ;
; 18                                           ; 20                            ;
; 19                                           ; 15                            ;
; 20                                           ; 29                            ;
; 21                                           ; 22                            ;
; 22                                           ; 21                            ;
; 23                                           ; 8                             ;
; 24                                           ; 10                            ;
; 25                                           ; 13                            ;
; 26                                           ; 7                             ;
; 27                                           ; 11                            ;
; 28                                           ; 15                            ;
; 29                                           ; 15                            ;
; 30                                           ; 17                            ;
; 31                                           ; 29                            ;
; 32                                           ; 37                            ;
; 33                                           ; 29                            ;
; 34                                           ; 4                             ;
; 35                                           ; 4                             ;
; 36                                           ; 2                             ;
+----------------------------------------------+-------------------------------+


+------------------------------------------+
; I/O Rules Summary                        ;
+----------------------------------+-------+
; I/O Rules Statistic              ; Total ;
+----------------------------------+-------+
; Total I/O Rules                  ; 30    ;
; Number of I/O Rules Passed       ; 12    ;
; Number of I/O Rules Failed       ; 0     ;
; Number of I/O Rules Unchecked    ; 0     ;
; Number of I/O Rules Inapplicable ; 18    ;
+----------------------------------+-------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details                                                                                                                                                                                                                                                                                   ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Status       ; ID        ; Category                          ; Rule Description                                                                                     ; Severity ; Information                                                              ; Area                ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Pass         ; IO_000001 ; Capacity Checks                   ; Number of pins in an I/O bank should not exceed the number of locations available.                   ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000002 ; Capacity Checks                   ; Number of clocks in an I/O bank should not exceed the number of clocks available.                    ; Critical ; No Global Signal assignments found.                                      ; I/O                 ;                   ;
; Pass         ; IO_000003 ; Capacity Checks                   ; Number of pins in a Vrefgroup should not exceed the number of locations available.                   ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks      ; The I/O bank should support the requested VCCIO.                                                     ; Critical ; No IOBANK_VCCIO assignments found.                                       ; I/O                 ;                   ;
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks      ; The I/O bank should not have competing VREF values.                                                  ; Critical ; No VREF I/O Standard assignments found.                                  ; I/O                 ;                   ;
; Pass         ; IO_000006 ; Voltage Compatibility Checks      ; The I/O bank should not have competing VCCIO values.                                                 ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000007 ; Valid Location Checks             ; Checks for unavailable locations.                                                                    ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000008 ; Valid Location Checks             ; Checks for reserved locations.                                                                       ; Critical ; No reserved LogicLock region found.                                      ; I/O                 ;                   ;
; Pass         ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard.                                              ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction.                                             ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength.                                          ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Pass         ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value.                                 ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value.                                            ; Critical ; No Enable Bus-Hold Circuitry assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value.                                        ; Critical ; No Weak Pull-Up Resistor assignments found.                              ; I/O                 ;                   ;
; Pass         ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode.                                           ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength.                                      ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Pass         ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value.                             ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode.                                       ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value.                                    ; Critical ; No Weak Pull-Up Resistor assignments found.                              ; I/O                 ;                   ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value.                                        ; Critical ; No Enable Bus-Hold Circuitry assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value.                                                ; Critical ; No open drain assignments found.                                         ; I/O                 ;                   ;
; Pass         ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value.                                      ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time.                        ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time.                                       ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O                 ;                   ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value.                                       ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value.                                           ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time.                               ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Pass         ; IO_000033 ; Electromigration Checks           ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks        ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O.                            ; High     ; No Differential I/O Standard assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks       ; No more than 20 outputs are allowed in a VREF group when VREF is being read from.                    ; High     ; No VREF I/O Standard assignments found.                                  ; I/O                 ;                   ;
; ----         ; ----      ; Disclaimer                        ; OCT rules are checked but not reported.                                                              ; None     ; ----                                                                     ; On Chip Termination ;                   ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix                                                                                                                                                                                                                                                                                                                                                                                                                                                ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Pin/Rules          ; IO_000001 ; IO_000002    ; IO_000003 ; IO_000004    ; IO_000005    ; IO_000006 ; IO_000007 ; IO_000008    ; IO_000009 ; IO_000010 ; IO_000011    ; IO_000012    ; IO_000013    ; IO_000014    ; IO_000015    ; IO_000018    ; IO_000019    ; IO_000020    ; IO_000021    ; IO_000022    ; IO_000023    ; IO_000024    ; IO_000026    ; IO_000027    ; IO_000045    ; IO_000046    ; IO_000047    ; IO_000033 ; IO_000034    ; IO_000042    ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Total Pass         ; 88        ; 0            ; 88        ; 0            ; 0            ; 88        ; 88        ; 0            ; 88        ; 88        ; 0            ; 82           ; 0            ; 0            ; 38           ; 0            ; 82           ; 38           ; 0            ; 0            ; 0            ; 82           ; 0            ; 0            ; 0            ; 0            ; 0            ; 88        ; 0            ; 0            ;
; Total Unchecked    ; 0         ; 0            ; 0         ; 0            ; 0            ; 0         ; 0         ; 0            ; 0         ; 0         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ;
; Total Inapplicable ; 0         ; 88           ; 0         ; 88           ; 88           ; 0         ; 0         ; 88           ; 0         ; 0         ; 88           ; 6            ; 88           ; 88           ; 50           ; 88           ; 6            ; 50           ; 88           ; 88           ; 88           ; 6            ; 88           ; 88           ; 88           ; 88           ; 88           ; 0         ; 88           ; 88           ;
; Total Fail         ; 0         ; 0            ; 0         ; 0            ; 0            ; 0         ; 0         ; 0            ; 0         ; 0         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ;
; DAC_CLK            ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; DAC_CS             ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; DAC_DOUT           ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; JTAG_NEXUS_TDO     ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[0]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[1]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[2]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[3]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[4]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[5]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[6]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[7]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[8]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[9]         ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[10]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
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; SRAM0_A[13]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
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; SRAM0_A[16]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM0_A[17]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
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; SRAM1_D[12]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Pass         ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM1_D[13]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Pass         ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM1_D[14]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Pass         ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; SRAM1_D[15]        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Pass         ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; CLK_REF            ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; JTAG_NEXUS_TCK     ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; JTAG_NEXUS_TMS     ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; CLK_BRD            ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; TEST_BUTTON        ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; JTAG_NEXUS_TDI     ; Pass      ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+


+----------------------------------------------------------------------------------------+
; Fitter Device Options                                                                  ;
+------------------------------------------------------------------+---------------------+
; Option                                                           ; Setting             ;
+------------------------------------------------------------------+---------------------+
; Enable user-supplied start-up clock (CLKUSR)                     ; Off                 ;
; Enable device-wide reset (DEV_CLRn)                              ; Off                 ;
; Enable device-wide output enable (DEV_OE)                        ; Off                 ;
; Enable INIT_DONE output                                          ; Off                 ;
; Configuration scheme                                             ; Passive Serial      ;
; Error detection CRC                                              ; Off                 ;
; Enable open drain on CRC_ERROR pin                               ; Off                 ;
; Enable input tri-state on active configuration pins in user mode ; Off                 ;
; Configuration Voltage Level                                      ; Auto                ;
; Force Configuration Voltage Level                                ; Off                 ;
; nCEO                                                             ; Unreserved          ;
; Data[0]                                                          ; As input tri-stated ;
; Data[1]/ASDO                                                     ; As input tri-stated ;
; Data[7..2]                                                       ; Unreserved          ;
; FLASH_nCE/nCSO                                                   ; As input tri-stated ;
; Other Active Parallel pins                                       ; Unreserved          ;
; DCLK                                                             ; As input tri-stated ;
; Base pin-out file on sameframe device                            ; Off                 ;
+------------------------------------------------------------------+---------------------+


+------------------------------------+
; Operating Settings and Conditions  ;
+---------------------------+--------+
; Setting                   ; Value  ;
+---------------------------+--------+
; Nominal Core Voltage      ; 1.20 V ;
; Low Junction Temperature  ; 0 °C   ;
; High Junction Temperature ; 85 °C  ;
+---------------------------+--------+


+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Summary              ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
; JTAG_NEXUS_TCK  ; CLK_REF              ; 1545.2            ;
; CLK_REF,CLK_BRD ; CLK_REF              ; 446.0             ;
; CLK_BRD         ; CLK_REF              ; 401.6             ;
+-----------------+----------------------+-------------------+
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
This will disable optimization of problematic paths and expose them for further analysis using either the TimeQuest Timing Analyzer or the Classic Timing Analyzer.


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Details                                                                                                                                                                           ;
+-------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------+-------------------+
; Source Register                                                                                                   ; Destination Register                                                            ; Delay Added in ns ;
+-------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------+-------------------+
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_1                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[1]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_2                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[2]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_3                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[3]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_4                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[4]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_5                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[5]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_6                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[6]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_7                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[7]  ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_24                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[24] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_25                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[25] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_26                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[26] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_0                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[30] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_28                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[28] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_29                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[29] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_30                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[30] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_31                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[31] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_27                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[30] ; 18.264            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_8                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[8]  ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_9                                    ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[9]  ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_10                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[10] ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_11                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[11] ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_12                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[12] ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_13                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[13] ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_14                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[14] ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_15                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[15] ; 18.175            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_16                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[16] ; 18.024            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_17                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[17] ; 18.024            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_18                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[18] ; 18.024            ;
; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_32:user1_register|up_reg_19                                   ; CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|count[19] ; 18.024            ;
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; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_30|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_29|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_28|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_26|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_25|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_24|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_23|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_22|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_21|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_20|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_19|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_18|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_17|lpm_ff:ff1|dffs[0]                                           ; spia:U_spia|NOS031__AltSyn_AltiumAlteraDffAsync:i_2|lpm_ff:ff1|dffs[0]          ; 6.625             ;
+-------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------+-------------------+
Note: This table only shows the top 100 path(s) that have the largest delay added for hold.


+-----------------+
; Fitter Messages ;
+-----------------+
Warning (20028): Parallel compilation is not licensed and has been disabled
Info (119006): Selected device EP3C40F780C8 for design "NOS031"
Info (21076): High junction temperature operating condition is not set. Assuming a default value of '85'.
Info (21076): Low junction temperature operating condition is not set. Assuming a default value of '0'.
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info (176445): Device EP3C55F780C8 is compatible
    Info (176445): Device EP3C80F780C8 is compatible
    Info (176445): Device EP3C120F780C8 is compatible
Info (169124): Fitter converted 4 user pins into dedicated programming pins
    Info (169125): Pin ~ALTERA_ASDO_DATA1~ is reserved at location F4
    Info (169125): Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location E2
    Info (169125): Pin ~ALTERA_DCLK~ is reserved at location P3
    Info (169125): Pin ~ALTERA_DATA0~ is reserved at location N7
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Warning (335093): TimeQuest Timing Analyzer is analyzing 4 combinational loops as latches.
Info (332104): Reading SDC File: 'NOS031_sta.SDC'
Info (332144): No user constrained base clocks found in the design
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_25_0_component_c9|U2|clkd|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_25_0_component_c9|U2|clkd|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_25_0_component_c9|U1|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_25_0_component_c9|U1|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_9_0_component_c8|U2|clkd|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_9_0_component_c8|U2|clkd|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_9_0_component_c8|U1|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_9_0_component_c8|U1|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_3_0_component_c5|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_3_0_component_c5|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_5_0_component_c4|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_5_0_component_c4|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_3_0_component_c3|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_3_0_component_c3|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_5_0_component_c2|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_5_0_component_c2|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_3_0_component_c1|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_3_0_component_c1|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U4|U_FREQ|divisor_5_0_component_c0|clkd_cZ|combout"
    Warning (332126): Node "U4|U_FREQ|divisor_5_0_component_c0|clkd_cZ|datab"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_25_0_component_c9|U2|clkd|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_25_0_component_c9|U2|clkd|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_25_0_component_c9|U1|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_25_0_component_c9|U1|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_9_0_component_c8|U2|clkd|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_9_0_component_c8|U2|clkd|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_9_0_component_c8|U1|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_9_0_component_c8|U1|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_3_0_component_c5|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_3_0_component_c5|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_5_0_component_c4|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_5_0_component_c4|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_3_0_component_c3|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_3_0_component_c3|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_5_0_component_c2|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_5_0_component_c2|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_3_0_component_c1|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_3_0_component_c1|clkd_cZ|dataa"
Warning (332125): Found combinational loop of 2 nodes
    Warning (332126): Node "U3|U_FREQ|divisor_5_0_component_c0|clkd_cZ|combout"
    Warning (332126): Node "U3|U_FREQ|divisor_5_0_component_c0|clkd_cZ|datab"
Info (332097): The following timing edges are non-unate.  TimeQuest will assume pos-unate behavior for these edges in the clock network.
    Info (332098): Cell: U4|U_FREQ|freq_0_cZ  from: datac  to: combout
Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
Info (176353): Automatically promoted node CLK_REF~input (placed in PIN AH14 (CLK14, DIFFCLK_6n))
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G19
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|clkd_cZ
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|clko_x_cZ
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|sig_A_Z
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|sig_B_Z
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|clkd_cZ
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|clko_x_cZ
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|sig_A_Z
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_5_0_divisor_5_0_component_c0:divisor_5_0_component_c0|sig_B_Z
Info (176353): Automatically promoted node CLK_BRD~input (placed in PIN A14 (CLK10, DIFFCLK_4n))
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G14
Info (176353): Automatically promoted node JTAG_NEXUS_TCK~input (placed in PIN Y27 (CLK6, DIFFCLK_3p))
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G9
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_12_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_11_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_10_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_9_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_8_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_7_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_6_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_5_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_4_
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DATAREG_INOUT_WR_16:user2_register|up_reg_3_
        Info (176358): Non-global destination nodes limited to 10 nodes
Info (176353): Automatically promoted node CLKGEN:U4|clkgen_top:U_FREQ|freq_0 
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node n50x
        Info (176357): Destination node n50w
Info (176353): Automatically promoted node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|clko_x 
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|outstate_Z
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|clockout_x_cZ
Info (176353): Automatically promoted node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_DIVISOR_25_0:divisor_25_0_component_c9|clko_x 
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|outstate_Z
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divider:divisor_main_component_c10|clockout_x_cZ
Info (176353): Automatically promoted node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0 
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|sig_A_Z
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|clko_cZ
        Info (176357): Destination node CLKGEN:U3|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|un1_g3_0_
Info (176353): Automatically promoted node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_3_0_divisor_3_0_component_c1_2:divisor_3_0_component_c5|clko_x_0 
    Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
    Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|sig_A_Z
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|clko_cZ
        Info (176357): Destination node CLKGEN:U4|clkgen_top:U_FREQ|CLKGEN_divisor_2_5:divisor_2_5_component_c6|un1_g3_0_
Info (176233): Starting register packing
Info (176235): Finished register packing
    Extra Info (176219): No registers were packed into other blocks
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:10
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:06
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:28
Info (170193): Fitter routing operations beginning
Info (170089): 2e+03 ns of routing delay (approximately 2.7% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report.
Info (170195): Router estimated average interconnect usage is 9% of the available device resources
    Info (170196): Router estimated peak interconnect usage is 48% of the available device resources in the region that extends from location X34_Y22 to location X44_Y32
Info (170194): Fitter routing operations ending: elapsed time is 00:01:00
Info (170199): The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info (170201): Optimizations that may affect the design's routability were skipped
Info (11888): Total time spent on timing analysis during the Fitter is 16.61 seconds.
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:10
Info (144001): Generated suppressed messages file P:/Projects/PuProjects/NOS031/ProjectOutputs/NOS031_NB3000AL_3/NOS031.fit.smsg
Info: Quartus II 32-bit Fitter was successful. 0 errors, 64 warnings
    Info: Peak virtual memory: 621 megabytes
    Info: Processing ended: Fri Feb 05 21:34:46 2016
    Info: Elapsed time: 00:02:27
    Info: Total CPU time (on all processors): 00:02:11


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; Fitter Suppressed Messages ;
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The suppressed messages can be found in P:/Projects/PuProjects/NOS031/ProjectOutputs/NOS031_NB3000AL_3/NOS031.fit.smsg.


